[发明专利]槽型半导体功率器件

说明书

技术领域

本发明涉及半导体功率器件，特别涉及具有槽栅结构的低功耗半导体功率器件。

背景技术

功率MOSFET（metal oxide semiconductor Field-Effect Transistor）是多子导电型器件，具有输入阻抗高、易驱动、速度快、频率高、导通电阻具有正温度系数、安全工作区宽以及可并联使用等诸多优点。这些优点使其在工业控制、航天、通信、汽车、计算机及便携式电器、家电、办公用品等领域得到了广泛应用，尤其是在开关电源方面的应用取得了迅速发展，大大提高了电子系统的效率。

器件耐高压需要漂移区较长且漂移区掺杂浓度低。然而，随着漂移区长度的增加和掺杂浓度的降低，漂移区的电阻将超线性关系升高，导致器件的导通电阻(                                                )增加，开态功耗增大。器件导通电阻R_on正比例于击穿电压BV的2.5次方，即。

随着制造工艺的进步，芯片上元胞密度越来越大，常规的平面栅VDMOS（vertical double diffusion metal oxide semiconductor，垂直双扩散金属-氧化物-半导体场效应晶体管）的比导通电阻下降受JFET（junction field-effect transistor）效应的限制已经达到极限。由于UMOS（U-type trench MOS，U型沟槽MOS）结构具有无JFET效应及高沟道密度的优势，随着工艺的进步，其比导通电阻可以做的很小。但是即使采用的UMOS结构，当在高压大电流应用时，由于漂移区的电阻占器件总电阻的绝大部分，所以硅极限的问题仍然没有解决。

1988年飞利浦美国公司的D. J. Coe申请美国专利 US4754310,（发明名称：High voltage semiconductor device)，第一次提出在横向高压MOSFET(LDMOSFET)结构中采用交替的P柱区和N柱区作为耐压区，以代替传统功率器件中单一导电类型（N型或P型）的低掺杂的漂移区作为耐压层的方法。

1993年电子科技大学的陈星弼教授提出，在纵向功率器件 (尤其是纵向MOSFET) 中采用交替的P柱区和N柱区结构作为漂移层的思想，并称其为“复合缓冲层”（composite buffer layer)。

1997年Tatsuhiko等人在对上述概念的总结下提出了“超结理论”。此后“超结”(superjunction, SJ)这一概念被众多器件研究者所引用，并且得到进一步的验证。

超结 MOSFET的耐压层除了沿源-漏区方向的耗尽之外，耐压层中P柱区和N柱区之间也相互耗尽，使得在较高的漏极电压下，整个耐压层便完全耗尽，类似于一个本征耐压层，从而使器件的耐压得以提高。同时，超结中的N柱区可以采用较高的浓度，这样有利于降低导通电阻。

将超结引入功率VDMOS，在提高耐压的基础上降低导通电阻；但为了获得高性能的超结VDMOS, 其工艺实现的难度较大。首先，VDMOS器件耐压越高，所需纵向P柱区和N柱区越深，常规“超结”结构是采用多次注入、多次外延以及退火形成，因而，超结VDMOS耐压越高，形成深P柱区和N柱区外延和注入的次数就越多，工艺难度就越大，成本高；而且，采用多次注入、多次外延以及退火形成纵向的交替的P型和N型柱区，难以形成高浓度且窄条宽的P型或N型柱区；其次，“超结”器件的电学性能对电荷非平衡很敏感，工艺上须精确控制P柱区和N柱区的宽度和浓度，否则导致器件电学性能退化；再次，器件的体二极管反向恢复变硬等，而且在大电流应用时候击穿电压下降以及由于横向PN结耗尽层扩大造成的导通电阻上升等问题。

文献（Yoshiyuki Hattori, Takashi Suzuki, Masato Kodama, Eiko Hayashii, and Tsutomu Uesugi，【Shallow angle implantation for extended trench gate power MOSFETs with super junction structure】 ISPSD,2001）提出了一种利用小倾角注入形成的槽栅超结VDMOS结构，在一定程度上降低了工艺成本。而且由于这种工艺的特点，P柱区或N柱区可以做得很窄，在要求低功耗功率电子领域具有很好的应用前景。但是这种工艺需要精确控制氧化层的厚度，工艺难度大，对工艺比较敏感，提高耐压有限。