[发明专利]具有垂直沟道晶体管的动态随机存取存储单元及阵列

说明书

技术领域

本发明涉及一种半导体元件及其制造方法，且特别是涉及一种具有垂直沟道晶体管的动态随机存取存储单元及阵列。

背景技术

随着现今电脑微处理器的功能愈来愈强，软件所进行的程序与运算也愈来愈庞大。因此，存储器的制作技术已成为半导体产业重要的技术之一。动态随机存取存储器(Dynamic Random Access Memory，DRAM)属于一种易失性存储器，其是由多个存储单元构成。每一个存储单元主要是由一个晶体管与一个电容器所构成，且每一个存储单元通过字线(Word Line，WL)与位线(Bit Line，BL)彼此电性连接。

随着科技的日新月益，在元件尺寸缩减的要求下，动态随机存取存储器的晶体管的沟道区长度亦会有随之逐渐缩短的趋势，以使元件的操作速度加快。但是，如此会造成晶体管具有严重的短沟道效应(short channel effect)，以及导通电流(on current)下降等问题。

因此，已知的一种解决方法是将水平方向的晶体管改为垂直方向的晶体管的结构。此种动态随机存取存储器的结构是将垂直式晶体管制作于沟槽中，并形成埋入式位线与埋入式字线。

一种埋入式位线的设置方式是直接在半导体基底中形成掺杂区，然而由掺杂区构成的埋入式位线的阻值较高，无法提升元件效能。若为了降低埋入式位线的阻值，而增加掺杂浓度及深度，则会增加工艺的困难度。

另一种埋入式位线的设置方式是形成金属埋入位线，然而由金属构成的埋入式位线的工艺复杂。而且，在操作此动态随机存取存储器时，在相邻两埋入式位线之间产生严重的耦合噪声(coupling noise)，进而影响元件效能。

发明内容

有鉴于此，本发明提供一种具有垂直沟道晶体管的动态随机存取存储单元及阵列，可以避免相邻位线之间产生耦合噪声并提高元件效能。

本发明提出一种具有垂直沟道晶体管的动态随机存取存储单元，其包括半导体柱、漏极层、辅助栅极、控制栅极、源极层、电容器。半导体柱设置于半导体基底中，此半导体柱构成垂直沟道晶体管的有源区。漏极层设置于半导体柱底部。辅助栅极隔着第一栅介电层而设置于漏极层附近。控制栅极隔着第二栅介电层而设置于半导体柱附近。源极层设置于半导体柱顶部。电容器电性连接源极层。

在实施例中，上述辅助栅极设置于漏极层的相对的两侧壁上。

在实施例中，上述控制栅极设置于半导体柱的相对的两侧壁上。

在实施例中，上述漏极层包括掺杂区。

本发明提出一种具有垂直沟道晶体管的动态随机存取存储单元阵列，包括多个存储单元、多条埋入式位线、多条辅助栅极线、多条埋入式字线。多个存储单元设置于半导体基底中，排列成行和列的阵列。各存储单元包括半导体柱、漏极层、辅助栅极、控制栅极、源极层、电容器。半导体柱设置于半导体基底中，此半导体柱构成垂直沟道晶体管的有源区。漏极层设置于半导体柱底部。辅助栅极隔着第一栅介电层而设置于漏极层附近。控制栅极隔着第二栅介电层而设置于半导体柱附近。源极层设置于半导体柱顶部。电容器电性连接源极层。

多条埋入式位线平行设置于半导体柱下方，在行方向延伸，并电性连接同一行的漏极层。多条辅助栅极线，设置于埋入式位线附近，并电性连接同一行的辅助栅极。多条埋入式字线，平行设置于埋入式位线上方，在列方向延伸，并电性连接同一列的控制栅极。

在实施例中，上述各埋入式位线设置于相邻两辅助栅极线之间。

在实施例中，上述埋入式字线分别设置于各半导体柱的相对的两侧壁上。

在实施例中，上述各埋入式位线包括掺杂区。

在实施例中，上述辅助栅极线电性连接在一起。

本发明的具有垂直沟道晶体管的动态随机存取存储单元及阵列，由于设置辅助栅极(辅助栅极线)，通过于辅助栅极(辅助栅极线)施加电压，可以控制埋入式位线的电阻值，使埋入式位线的电阻值降低，而提升元件操作效率。而且，埋入式位线的高度可以由辅助栅极(辅助栅极线)的高度来控制。

此外，本发明的具有垂直沟道晶体管的动态随机存取存储单元及阵列，由于在埋入式位线之间设置有辅助栅极(辅助栅极线)，因此可以隔绝相邻埋入式位线之间产生耦合噪声，而可以缩小元件尺寸。

另外，本发明的具有垂直沟道晶体管的动态随机存取存储单元及阵列的制造方法简单。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明