[发明专利]具有嵌入式静态随机存取存储器的集成电路及其工艺方法

说明书

技术领域

本发明涉及集成电路元件，尤其涉及具有低功耗的静态随机存取存储器(Static random access memory；以下简称SRAM)的位元单元(bit cell)结构。

背景技术

在半导体工艺中，目前用在电子电路，特别是制作成集成电路的电子电路，所需的元件最常见的是属于存储器存储元件的板上式(on-board)或嵌入式(embedded)阵列。这些元件可成为动态随机存取存储器(dynamic random access memory；以下简称DRAM)单元或SRAM单元。DRAM和SRAM存储器称为易失式(volatile)存储器单元，换言之，如果移除集成电路的电源，则已存储的数据将会遗失。DRAM单元是非常稠密的阵列，因为DRAM单元只需一个单存取晶体管和一个存储电容，然而DRAM电路有比较慢的读取(read)和写入(write)存取时序，而且需要一些复杂的控制电路，以至于DRAM阵列须周期性的刷新(refresh)来维持状态。这样会使处理器周期性停止其他操作和执行刷新周期(refresh cycle)，或专用型存储器控制器(dedicated memory controller)(较常使用于近期的制造设备中)执行刷新周期。

相反地，SRAM存储器阵列存储时不需要刷新周期。由于每个位元单元是由六晶体管(six transistors，6T)或者更多晶体管所构成的闩锁电路，因此SRAM阵列须要较多的硅芯片面积。然而只要有足够的供应电压，SRAM单元可保留数据很久。相较于DRAM单元，SRAM单元更具有优势在于非常快的存取时序，使得SRAM单元特别具吸引性在于高速暂存(scratchpad)或工作数据存储，例如处理器的快取存储器(cache memory)。目前系统整合芯片(system on a chip；以下简称为SOC)设计常合并成单核心、双核心或多核心。将这些多核心预设计成热门的处理器，例如数字信号处理器(digital signal processing processor；以下简称DSP)、高阶精简指令集(Advanced RISO Machine；以下简称ARM)、精简指令集电脑(Reduced Instruction Set Computer；以下简称RISC)或微处理器，并且与该处理器邻接或在附近配置了一个SRAM单元的第1级(L1)快取存储器，使得运算处理速度能够更快。在许多装置中使用双核心(dual-core)，举例来说，无线电收发器(radio transceiver)核心具备微处理器核心。SRAM阵列可使用在上述集成电路中。

集成电路使用于电池驱动装置的情况日渐提高。举例而言，SOC可能用于提供全部或大部分用来实现移动电话、手提电脑、笔记本电脑、音像播放器、摄录像机、相机、智能型电话、或个人数字助理(Personal Digital Assistant，PDA)主要功能的电路。在这些装置中，客户定义的逻辑或许可的处理器核心设计会与其他预定的或巨集的单元(如微处理器、数字信号处理器、核心(如ARM、RISC、或相似核心功能)、移动电话模块等)整合在一起。

在SRAM单元中，数据会存储在两个逆相关的存储节点中。一对CMOS反相器(由四个MOS晶体管组成)被配置作为一拴锁单元。在互补式MOS(CMOS)技术中，每一个存储节点是由两个MOS晶体管的栅极端子所形成，并且接收由两个MOS晶体管组成的反相器的输出。

图1显示一典型六晶体管配置的SRAM单元10。在图1中，一对传递栅(pass gate)晶体管PG1、PG2电性分别连接一对数据线(也称为位元线BL与BLB)至存储接点SN1与SN2。在公知技术中，传递栅晶体管PG1与PG2通常是由NMOS晶体管所组成。图中显示一正的供应电压Vdd，其范围在0.6伏特到3.0伏特或更高，主要视技术而定。上拉(pull up)晶体管PU1与PU2由PMOS晶体管组成，并且会将正的供应电压电性连接至一个或另一个存储节点，依SRAM位元单元10的状态而定。图中也显示第二个供应电压Vss，通常是接地。