[发明专利]制备半导体器件结构的方法

说明书

技术领域

本发明涉及半导体制造工艺，特别涉及一种制备半导体器件结构的方法。

背景技术

在半导体器件微型化、高密度化、高速化、高可靠化和系统集成化等需求的推动下，半导体器件结构的最小特征尺寸已经进入32纳米及其以下节点的时代。随着器件尺寸的减小，层间介质层(pre-metal dielectric，PMD)的无空隙填充成为业界关注的焦点之一。例如，当半导体器件结构的最小特征尺寸进入65纳米的节点时，在进行互补金属氧化物半导体(CMOS)接触孔的制作步骤时，首先需要对栅极侧壁之间的刻蚀阻挡层进行刻蚀，接着进行层间介质层的填充，然后形成接触孔。如图1所示，在形成互连层的工艺线后段(back end ofline，BEOL)开始时，通常需要在工艺线前段(front end ofline，FEOL)形成的CMOS器件与互连层中的最下层118之间沉积介质层120，该介质层120称为层间介质层(PMD层)120。在介质层120中通孔并填充金属材料形成接触孔116，使CMOS器件的栅极114通过接触孔116连接至互连层118中的金属连接线119(源极、漏极也相应连接)。

首先提供半导体衬底110，在衬底110中形成NMOS区域和PMOS区域。然后在衬底110表面形成NMOS区域的栅极112和PMOS区域的栅极114。然后在栅极112和114的两侧形成轻掺杂。接下来在衬底110和栅极表面形成侧壁115(栅极112的侧壁和栅极114的侧壁之间的区域定义为栅极间隔区)，随后在栅极112和栅极114的两侧的衬底中进行重掺杂，形成源极117和漏极111。接着沉积自对准阻挡层并刻蚀栅极112和栅极114、源极117和漏极111表面的自对准阻挡层，经退火后在栅极112和栅极114、源极117和漏极111表面形成金属硅化物113，然后形成刻蚀阻挡层121，并刻蚀所述刻蚀阻挡层121。接着，利用等离子增强化学气相沉积(HDP-CVD)在刻蚀后的刻蚀阻挡层121的上方形成PMD层120，并对PMD层120进行平坦化。实际工艺中要求填充于上述结构表面的PMD层120中没有空洞，故PMD层120的填充效果会影响后续接触孔116的形成质量。随着半导体器件结构的制造工艺进入65nm以下的工艺节点，所述栅极112和栅极114之间的空间距离变得非常狭小，在这种情况下，难以使栅极112和栅极114之间(即栅极间隔区)PMD层的填充达到理想的填充效果。这主要是因为，在填充PMD层之前，首先要在狭小的空间中对刻蚀阻挡层121进行刻蚀，以使其形成理想的形状，从而为填充PMD层提供良好的场所。然而这种刻蚀并不容易。

现有技术中对刻蚀阻挡层121的刻蚀主要是采用无掩膜的干法刻蚀方式实施。即采用无掩膜的干法刻蚀对栅极112和栅极114顶部的刻蚀阻挡层121进行部分刻蚀，以及对栅极112和栅极114的侧壁之间的刻蚀阻挡层121进行部分刻蚀，去除栅极114和栅极112顶部的部分刻蚀阻挡层121、栅极112和栅极114的侧壁上的部分刻蚀阻挡层121与栅极间隔区中的部分刻蚀阻挡层121，使得栅极114和栅极112顶部的刻蚀阻挡层121的厚度、栅极112和栅极114的侧壁上的刻蚀阻挡层121的厚度、以及栅极间隔区的刻蚀阻挡层121的厚度符合后续的工艺要求。

然而，据发现，采用无掩膜的干法刻蚀不能对栅极间隔区中的刻蚀阻挡层进行有效刻蚀，常常导致栅极112和栅极114的侧壁上的刻蚀阻挡层121的厚度不符合实际的工艺要求。或者，为了较好地刻蚀栅极112和栅极114的侧壁上的刻蚀阻挡层，却导致栅极间隔区中底部的刻蚀阻挡层可能被完全刻蚀。进一步地，刻蚀上述刻蚀阻挡层121的过程中，还可能出现刻蚀后的栅极侧壁的形貌陡直。若采用上述刻蚀后的具有刻蚀阻挡层的半导体器件结构进行后续的PMD层120的填充，会导致填充后的PMD层120具有较多的空洞，如图2所示，其中，201为空洞。此外，由于上述半导体器件结构中刻蚀阻挡层在栅极结构的侧壁与栅极间隔区的底部形成的角度较小，会导致该夹角区域无法均匀填充PMD层。更严重的是，即使改变沉积PMD层120的工艺条件，也无法避免上述空洞现象。

因此，需要一种制备半导体器件结构的方法，以便解决上述空洞现象，提高半导体器件结构整体性能，提高良品率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。