[发明专利]具有低正向压降的结势垒型肖特基

说明书

技术领域

本发明主要涉及到结势垒肖特基器件的结构和制作工艺，尤其涉及一种新型的具有低正向压降的结势垒肖特基器件的结构和制作工艺。 

背景技术

通常有三种整流器，(1)肖特基势垒二极管，是一种金属和半导体接触的器件，具有较低的正向压降和极高的开关速度，但是反向漏电流较大和反向电压不高的不利特性影响了器件一定范围内的应用。 

(2)P-i-N二极管，提供了较低的漏电流和较高的反向电压，但在开关过程中，在PN结上存储有一定数量的存储电荷从而影响器件的开关速度。 

(3)结势垒型肖特基二极管，是一种将PN结调制集成到漂移区的肖特基结构，重要特征是，在反偏电压超过一定值时，肖特基下的耗尽层发生交叠，如果继续增加电压，则外加压降都降在耗尽层上，从而消除传统肖特基存在的由于反向电压增加引起的漏电增加现象的发生。广泛应用开关电源电路中。但上述器件的电参数，正向压降和反向漏电流需要一个折中选取，因为降低正向压降的同时必然引起反向压降的降低，提高反向压 降的同时也必然引起正向压降的增加。也就是说，在接通状态性能与关闭状态性能上，不能做到全面兼顾。 

发明内容

本发明提供一种新型的具有低正向压降且工艺简单的结势垒型肖特基器件。 

一种半导体器件，包括： 

(a)衬底层，为N传导类型半导体材料，用于降低半导体装置的导通电阻； 

(b)缓冲层，位于衬底层之上，为N传导类型的半导体材料，用于降低半导体器件的导通电阻和控制半导体器件反向电压的大小； 

(c)漂移层，位于缓冲层之上，为N传导类型的半导体材料，用于控制半导体器件反向电压的大小； 

(d)轻掺杂层，位于漂移层之上，为N传导类型的半导体材料，用于在器件加反偏压降时，在此层中形成大面积耗尽区域； 

(e)重掺杂层，位于轻掺杂层之上，为N传导类型的半导体材料，用于减少半导体器件的正向压降； 

(f)抑制区，为P传导类型的半导体材料，若干个相互分离的抑制区位于轻掺杂层和重掺杂层中，用于当所述的半导体器件加反向偏压时，在轻掺杂层半导体材料中扩展形成大面积耗尽区域； 

(g)肖特基势垒层，位于重掺杂层之上，形成肖特基势垒结特性； 

所述的肖特基势垒层边缘下方的轻耗尽层和重掺杂层中设有肖特基势垒边缘P型扩散保护环。 

所述的半导体装置边缘的表面设有起保护作用的硅表面保护层。 

所述的肖特基势垒层是由薄膜势垒金属与重掺杂层顶部的N型半导体材料合金形成。 

所述的缓冲层的扩散杂质与衬底层的扩散杂质可以不相同、所述的漂移层的扩散杂质与衬底层的扩散杂质可以不相同、所述的轻掺杂层的扩散杂质与衬底层的扩散杂质可以不相同、所述的重掺杂层的扩散杂质与衬底层的扩散杂质可以不相同。 

所述的衬底层的杂质掺杂浓度大于或等于1×10¹⁸/cm³。 

所述的缓冲层、漂移层、轻掺杂层和重掺杂层的杂质掺杂浓度为1×10¹⁴-1×10¹⁸/cm³。 

所述的缓冲层的杂质掺杂浓度大于重掺杂层杂质掺杂浓度。 

所述的重掺杂层的杂质掺杂浓度大于漂移层杂质掺杂浓度。 

所述的漂移层的杂质掺杂浓度大于轻掺杂层杂质掺杂浓度。 

本发明还提供一种同时具有低正向压降和简单制作工艺的结势垒型肖特基器件制作方法。 

一种制造半导体器件的方法，其特征在于：包括如下步骤： 

1)在衬底层上通过外延生产方式形成缓冲层、漂移层、轻掺杂层和重掺杂层； 

2)通过向重掺杂层半导体材料中注入硼离子再进行高温退火，在轻 掺杂层和重掺杂层中形成多个相互分离的P型区作为抑制区，在预定位置的轻掺杂层和重掺杂层中形成肖特基势垒边缘P型扩散保护环，同时在半导体装置边缘的表面形成硅表面保护层； 

3)在重掺杂层上淀积一层势垒金属，通过低温合金在重掺杂层表面N型区形成肖特基势垒层，在抑制区表面形成欧姆接触区。 

本发明的半导体器件，与传统结势垒型肖特基器件相比，在具有相同反向击穿电压条件下，具有低的正向压降，同时具有高的器件开关速度，对器件的电参数特性进行进一步优化。 

附图说明

图1为本发明一种实施方式的剖面示意图； 

图2为本发明半导体器件单个元胞的剖面示意图；