[发明专利]半导体器件

说明书

技术领域

本发明涉及一种半导体器件，尤其涉及具有柱状半导体，且以该柱状半导体侧壁为沟道区域，形成为栅极电极包围沟道区域的纵型MOS(MetalOxide Semiconductor，金属氧化物半导体)晶体管的SGT(Surrounding GateTransistor，环绕式栅极晶体管)的构造。

背景技术

为了实现半导体器件的高集成化及高性能化，已提出一种在半导体衬底表面形成柱状半导体层，且于该柱状半导体层侧壁具有形成包围柱状半导体层的栅极的纵型栅极晶体管的SGT(请参照例如专利文献1：日本特开平2-188966)。在SGT中，由于漏极、栅极、源极呈垂直方向配置，因此相较于现有平面型晶体管(Planar Transistor)，可将占有面积大幅缩小。

兹将使用专利文献1的SGT所构成的CMOS反向器(inverter)的平面图显示于图50中的(a)、及将图50中的(a)的平面图中的A-A’的剖面线的剖面构造显示于图50中的(b)。

从图50中的(a)、(b)可得知，在Si衬底2501上形成有N井(well)2502及P井2503，在Si衬底表面形成有在N井区域形成PMOS的柱状硅层2505、及在P井区域形成NMOS的柱状硅层2506，且以包围各个柱状硅层的方式形成栅极2508。在形成PMOS的柱状半导体的下部所形成的P⁺漏极扩散层2510及在形成NMOS的柱状半导体的下部所形成的N⁺漏极扩散层2512连接于输出端子Vout，在形成PMOS的柱状硅层上部所形成的源极扩散层2509连接于电源电位Vcc，而在形成NMOS的柱状硅层上部所形成的源极扩散层2511连接于接地电位Vss，PMOS与NMOS的共通栅极2508连接于输入端子Vin，藉此而形成CMOS反向器。

[先前技术文献]

[专利文献]

[专利文献1]日本特开平2-188966号公报

发明内容

(发明所欲解决的问题)

为了将SGT应用于CPU(Central Processing Unit，中央处理单元)等的实际制品，会有以下问题。在CPU等的制品中，要求高速动作的逻辑(logic)电路虽由具有最小栅极尺寸L的晶体管而构成，惟在与外部收授数据的I/O部中，由于以较通常逻辑电路部为高的动作电压动作，因此使用具有较逻辑电路部为长的栅极长度的晶体管。例如，逻辑部的电压为V＝1.0V时，在I/O部中，使用V＝1.8V或2.5V的电压。因此，I/O部的晶体管的栅极长度具有逻辑部的2至3倍左右的长度。

此外，在使用于各种用途的模拟(analog)电路部或逻辑电路的一部分中，也使用具有较通常逻辑电路部为长的栅极长度的晶体管。

如此，在实际的制品中，在芯片上同时形成具有各种栅极长度的晶体管虽属不可或缺，惟在SGT中，要形成具有较单体SGT的栅极长度Ls更大长度的栅极长度的SGT，在其构造上有所困难。

本发明有鉴于所述问题而研创者，其目的在形成一种具有单体SGT的栅极长度Ls以上的栅极长度的晶体管。

(用于解决问题的手段)

本发明第1实施方式为一种半导体器件，于衬底上形成有第一及第二MOS晶体管，其特征为：

所述第一及第二MOS晶体管各自为：源极扩散层、漏极扩散层及柱状半导体层对于衬底朝垂直方向呈阶层式配置，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；

所述第一及第二MOS晶体管具备共通的栅极电极，并且具备形成于衬底上的共通的第一平面状扩散层；

在形成所述第一MOS晶体管的柱状半导体层上部所形成的第一柱状扩散层为源极扩散层；

在形成所述第二MOS晶体管的柱状半导体层上部所形成的第二柱状扩散层为漏极扩散层；

将所述第一MOS晶体管及所述第二MOS晶体管予以串联连接，使栅极电极整体长度实质地成为各个MOS晶体管的栅极电极的2倍。

本发明第2实施方式的特征为：

将多个所述2串联MOS晶体管予以并联配置，且将所述多个2串联MOS晶体管所对应的栅极电极、源极电极及漏极电极予以共通化。

本发明的第3实施方式的特征为：

所述第一MOS晶体管为由多层柱状半导体层所构成的纵型晶体管；

所述第二MOS晶体管为由多层柱状半导体层所构成的纵型晶体管；

所述第一MOS晶体管具备第一栅极电极；