[发明专利]用于堆叠的管芯嵌入式芯片堆积的系统和方法

说明书

技术领域

一般来说，本发明的实施例涉及集成电路封装，更具体来说，涉及嵌入式芯片堆积(embedded chip build-up)，其使用直接到芯片接合焊盘(pad)或电组件连接焊盘的低阻抗金属互连，从而允许更高的器件速度、更低的功耗和更小的尺寸。嵌入式芯片封装可制造成具有堆叠的3D布置中的多个芯片或电子组件。所述多个芯片或电子组件通过布线穿过多个层压重分布层的金属互连而电连接到输入/输出系统。

背景技术

随着集成电路变得越来越小并产生更好的操作性能，用于集成电路(IC)封装的封装技术已对应地从引线式封装演进到基于层压的球栅阵列(BGA)封装、到芯片级封装(CSP)、再到倒装芯片(flipchip)封装，并且现在演进到嵌入式芯片堆积封装。IC芯片封装技术的进步由对于实现更好性能、更大程度微型化和更高可靠性的日益增长的需求来驱动。新的封装技术还必须为大规模制造的目的提供批量生产的可能性，从而允许实现规模经济。

在芯片级封装合并多个堆叠的芯片的情况下，芯片通常被线接合到衬底，这导致高的电阻、电感和电容，从而造成降级的器件速度和更高的功耗。倒装芯片管芯无法容易地进行3D堆叠，并且大部分限于并排平面管芯布置，这些布置使用大封装面积或封装堆叠，从而造成高的3D结构。按顺序堆叠并线接合的芯片无法作为单独的封装芯片进行预先测试，由此造成复合器件最终测试损耗和组装成品率损耗，这增加了生产成本。

IC芯片封装要求的进步还对现有嵌入式芯片堆积工艺提出挑战。即，在许多当前嵌入式芯片封装中期望具有增加数量的重分布层，其中八个或更多重分布层是公共的。在标准嵌入式芯片堆积工艺中，首先将一个或多个管芯置于IC衬底上，随后按逐层方式施加重分布层，这个工艺可导致再布线和互连系统中的翘曲，从而要求使用模制的环氧应力平衡层或金属加强件。

因此，需要允许在改善电互连性能的情况下以堆叠的布置施加多个管芯的嵌入式芯片制作的方法。还需要提供更短的制造周期时间并允许施加多个重分布层、同时能将封装的翘曲最小化而不使用加强件的嵌入式芯片制作。

发明内容

本发明的实施例通过提供一种芯片制作的方法来克服上述缺点，在该方法中，嵌入式芯片封装中的芯片或电组件以堆叠的布置来提供，并通过直接金属连接而连接到输入/输出(I/O)系统。其中具有金属互连的多个图案化的层压层将每个芯片或电子组件直接连接到I/O系统。

根据本发明的一个方面，一种嵌入式芯片封装包括沿垂直方向结合在一起以形成层压堆叠的多个重分布层，其中每个重分布层包括在其中形成的多个通路(via)。该嵌入式芯片封装还包括：嵌入在层压堆叠中并包括多个芯片焊盘的第一芯片；包括多个芯片焊盘的第二芯片，它附连到层压堆叠并相对于第一芯片沿垂直方向堆叠；以及置于层压堆叠的最外面的重分布层上的输入/输出(I/O)系统。嵌入式芯片封装还包括电耦合到I/O系统并配置成将第一芯片和第二芯片电连接到I/O系统的多个金属互连，其中所述多个金属互连的每个延伸穿过相应的通路以与相邻重分布层上的金属互连和第一或第二芯片上的芯片焊盘这两者之一形成直接金属连接。

根据本发明的另一方面，一种形成嵌入式芯片封装的方法包括提供初始的聚合物层压层和紧固到该层的第一芯片，第一芯片在其上具有芯片焊盘。该方法还包括：图案化初始的聚合物层压层以包括多个通路和多个金属互连，以使得所述多个金属互连的一部分向下延伸穿过相应的通路并直接金属化到第一芯片上的芯片焊盘；提供附加芯片；以及提供多个附加的聚合物层压层，其中所述多个附加的聚合物层压层的一部分包括在其中形成以用于放置第一芯片和附加芯片之一的芯片开口。该方法还包括：将附加芯片和所述多个附加的聚合物层压层中的每个选择性地耦合到初始的聚合物层压层；以及在耦合所述多个附加的聚合物层压层的每个之后，选择性地图案化该附加的聚合物层压层以包括多个通路和多个金属互连，以使得所述多个金属互连的每个延伸穿过相应的通路，并直接金属化到相邻的聚合物层压层上的金属互连和附加芯片上的芯片焊盘这两者之一。该方法还包括将多个输入/输出(I/O)连接电耦合到所述多个附加的聚合物层压层的最外面的聚合物层压层上的金属互连，其中这些I/O连接通过所述多个金属互连而电连接到第一芯片和附加芯片。