[发明专利]一种半导体器件及其制作方法

说明书

技术领域

本发明涉及半导体制造工艺，特别涉及半导体器件及其制作方法。

背景技术

半导体集成电路芯片的工艺制作利用批量处理技术，在同一硅衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完成的电子功能。随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器件的尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体工艺制作结果的影响日益突出，这就对半导体工艺提出了更多、更高的要求。以薄膜生长为例，随着器件尺寸越来越小，操作速度越来越快，对电路中器件驱动电流的要求也越来越高。沟道区的导电率是决定金属氧化物半导体(MOS)晶体管效能的主要因素。因此，减小沟道长度以及减小与沟道长度相关联的沟道电阻率，成为用来提高集成电路操作速度的重要设计准则。然而，持续缩减晶体管尺寸从而减小沟道长度会带来诸多问题，例如沟道的可控性减小(这也被称为短沟道效应)。这些问题必须加以克服，以免过度地抵消掉逐步减小MOS晶体管沟道长度所得到的优势。另外，持续减小关键尺寸(例如，晶体管的栅极长度)还需要相适应的工艺技术或开发更复杂的工艺技术用来补偿短沟道效应，因此从工艺角度上看会越来越困难。

尤其在进入65nm工艺节点以后，传统的提高器件驱动电流的方法受到了诸多限制，通常需要具有应力的薄膜来改善器件的驱动电流。现已证实，在器件形成过程中，在器件表面生正能引入应力的薄膜层，可以达到改善器件性能的目的：沿沟道方向的压应力可以提高空穴的迁移率，能够有效提高PMOS器件的性能；而沿沟道方向的张应力可以提高电子的迁移率，能够提高NMOS器件的性能。这就给薄膜生长工艺提出了额外的要求。

为了对沟道内的载流子迁移率有明显的改进，引入应力的薄膜层应该形成于接近沟道的表面。现有的方法中，在进入65nm以下的工艺节点后，为了增强该器件的载流子迁移率，提高器件性能，通常会将与器件相连接的覆盖层生长为具有一定应力的应力层，既能优化半导体器件的整体性能，又能够起到隔离的作用。

传统的制作具有覆盖层的半导体器件的方法如图1A至1E所示。

如图1A所示，提供基底100，包括浅沟槽隔离区(STI)101、多个场氧化区(未示出)以及预先形成于其中的N阱或P阱(未示出)。基底101表面具有一层栅氧化层102，栅氧化层102上形成有一层多晶硅层103。进行轻掺杂工艺，形成LDD区104A与104B。

如图1B所示，在栅氧化层102与多晶硅层103的侧壁上沉积并刻蚀形成间隙壁绝缘层105A与105B，然后在间隙壁绝缘层105A与105B的侧壁上分别刻蚀形成间隙壁层106A与106B。

如图1C所示，进行离子注入工艺，形成源/漏极107A与107B，并随后进行退火工艺，以激活源/漏极107A与107B中的离子。

如图1D所示，在整个结构表面，即基底100、多晶硅层103以及间隙壁绝缘层105A与105B表面以CVD方法沉积一层高应力层108，可选择具有张应力或压应力的SiN等。接着进行退火工艺，使应力保留在源/漏极107A与107B区域内。

如图1E所示，在高应力层108上面以CVD方法沉积一层氧化层作为覆盖层109，材料可以选择为具有一定应力的SiN。

但是，这种传统的制作覆盖层的方法有一定的局限性。即，即使形成了具有一定应力的覆盖层，也不能产生足够大的饱和电流(I_dsat)。传统的方法是采用增大覆盖层的应力的方式来增大饱和电流，但是在进行增加覆盖层应力的试验中，发现容易引起栅致漏极泄露(GIDL)效应，漏极会产生很大的漏电流，导致器件功耗上升，并且影响半导体器件的工作寿命。

因此，需要一种新的方法，能够有效解决饱和电流不够大的问题，又能够不引起栅致漏极泄露效应，以便提高器件整体的性能，提高半导体器件的良品率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。