[发明专利]ESD保护电路及其制造方法

说明书

技术领域

本发明涉及一种电路的ESD(Electrostatic Discharge，静电放电)保护电路。

背景技术

利用二极管形成的ESD保护电路比较注重二极管引入的寄生电容，特别是应用于高速电路时。二极管所引入的寄生电容越小，响应速度越快。通常由TVS(Transient Voltage Suppressor，瞬态电压抑制)二极管形成的ESD保护电路含有浅沟槽做的电容，这种结构的缺点是需要额外的可是浅沟槽的工艺步骤，工艺成本较高。

发明内容

本发明所要解决的技术问题是提供一种ESD保护电路，只引入很小的寄生电容，并且不需要刻蚀沟槽的工艺步骤。

为解决上述技术问题，本发明ESD保护电路包括：

p型重掺杂衬底10之上为p型外延层12；在p型外延层12和/或p型重掺杂衬底10之中至少具有两个独立的n阱13a、13b；所述p型外延层12中具有多个隔离区14，所述多个隔离区14将n阱13a、13b之间相互隔离；所述n阱13a和/或p型重掺杂衬底10之中具有n型重掺杂齐纳离子注入区11；所述n阱13a中具有p型重掺杂区15a；所述n阱13b中具有n型重掺杂区16；所述隔离区14和p型重掺杂区15a、15b之上为导电层17接输入输出电信号；所述p型重掺杂衬底10通过导电层18接地。

所述ESD保护电路的制造方法包括如下步骤：

第1步，以离子注入工艺形成p型重掺杂衬底10，所述p型重掺杂衬底10的底部通过导电层18接地；

第2步，在p型重掺杂衬底10之中以离子注入工艺形成n型重掺杂齐纳离子注入区11，所述n型重掺杂齐纳离子注入区11和p型重掺杂衬底10构成了齐纳二极管21；

第3步，在p型重掺杂衬底10之上生长p型外延层12；

第4步，在p型外延层12和/或p型重掺杂衬底10之中以离子注入工艺形成至少两个独立的n阱13a、13b；

第5步，在p型外延层12的上表面形成多个隔离区14，对n阱13a、13b之间进行隔离；

第6步，在所述n阱13a、13b中以离子注入工艺分别形成p型重掺杂区15a、15b；

第7步，在所述n阱13b中所述p型重掺杂区15b的位置以离子注入工艺形成n型重掺杂区16，所述n型重掺杂区16完全覆盖原p型重掺杂区15b；

第8步，在硅片表面形成一层导电层17连接输入输出电信号。

本发明ESD保护电路，具有较小的寄生电容，因而适用于高速电路之中。并且隔离区14的侧壁和底部为掺杂浓度很低的n阱13a、13b、或p型外延层12，这能使沟道表面电场降低，减小热电子注入效应，提高器件的安全工作区和可靠性。

附图说明

图1是本发明ESD保护电路的硅片剖面示意图；

图2是图1的等效电路示意图；

图3a～图3h是本发明ESD保护电路的制造方法的各步骤示意图。

图中附图标记说明：

10为p型重掺杂衬底；11为n型重掺杂齐纳离子注入区；12为p型外延层；13a、13b为n阱；14为隔离区；15a、15b为p型重掺杂区；16为n型重掺杂区；17、18为导电层；21为齐纳二极管；22为第一二极管；23为第二二极管。

具体实施方式

请参阅图1，本发明ESD保护电路的结构为：p型重掺杂衬底10之上为p型外延层12。在p型外延层12和/或p型重掺杂衬底10之中至少具有两个独立的n阱13a、13b。“独立”的含义是两个或多个阱之间没有重合的部分。n阱13a、13b的顶部为p型外延层12的上表面，底部为p型外延层12的下表面或更下方的p型重掺杂衬底10之中。p型外延层12的上表面具有多个隔离区14，这些隔离区14至少至少将这些n阱13a、13b之间相互隔离。n阱13a和/或p型重掺杂衬底10之中具有n型重掺杂齐纳离子注入区11，n型重掺杂齐纳离子注入区11的顶部在n阱13a之中，底部为n阱13a的下表面或更下方的p型重掺杂衬底10之中。n阱13a中临近上表面具有p型重掺杂区15a。n阱13b中临近上表面具有n型重掺杂区16。隔离区14和p型重掺杂区15a、15b之上为导电层17接输入输出电信号。p型重掺杂衬底10通过导电层18接地。导电层17、18例如为金属电极。