[发明专利]半导体器件及其制造方法

说明书

本申请要求于2008年10月27日提交的韩国专利申请第10-2008-0105232号的优先权，其全部内容结合于此作为参考。

技术领域

本发明涉及半导体器件及其制造方法，更具体地，涉及一种具有浅沟槽隔离(shallow trench isolation，STI)结构的半导体器件及其制造方法，其中，在高密度等离子体化学气相沉积(high densityplasma chemical vapor deposition，HDP-CVD)过程中，该浅沟槽隔离结构在其顶部或底部被保护。

背景技术

近年来，在提高半导体器件操作电流(operating current)方面进行了大量的研究和调查。在这些研究和调查中，提出了通过对半导体器件施加机械应力来控制沟道区中的应变的方法。即，在沟道区中产生的应变影响载流子的迁移率(mobility)，这一特点被用来提高操作电流。

特别地，当NMOS晶体管的沟道区中出现张力应变(tensilestrain)时，提高了电子载流子的迁移率。同样，当PMOS晶体管的沟道区中产生压缩应变时，提高了空穴载流子的迁移率。

基于这样的工作特性，用于半导体器件的隔离的方法通常采用浅沟槽隔离(在下文中，称作STI)而不是通过选择性的氧化(硅的局部氧化：LOCOS)形成器件隔离膜。

STI将间隙填充介电层引入到形成在半导体衬底上的浅沟槽中，以形成器件隔离膜。因此，STI具有消除尺寸损耗问题(诸如上述LOCOS中的鸟喙)的优点。

然而，与LOCOS相比，STI具有工艺复杂性的缺点。此外，STI具有诸如应力、凹槽、沟槽间隙填充等其他问题。例如，由于沟槽间隙填充工艺要求在HDP-CVD过程中同时沉积和刻蚀，所以STI可能被部分损坏。

图1A至1E是示出了用于制造半导体器件的传统工艺的截面图。

参照图1A至1E，在半导体衬底10上顺序层压衬垫氧化层12和衬垫氮化层14。在衬垫氮化层14的顶部形成光刻胶图样16之后，刻蚀衬垫氮化层14和衬垫氧化层12两者以形成具有开口的掩膜图样17，从而暴露在器件隔离区中的半导体衬底10的表面。

去除光刻胶图样16之后，使用掩膜图样17作为掩膜来刻蚀在器件隔离区中的半导体衬底10，以形成沟槽18。可选地，在刻蚀工艺中，可以使用光刻胶图样16而非掩膜图样17作为掩膜。即，使用光刻胶图样16作为掩膜连续刻蚀衬垫氮化层14、衬垫氧化层12和半导体衬底10，以形成沟槽18。

在具有沟槽18的半导体衬底10上，通过HDP-CVD形成由氧化硅膜组成的间隙填充介电层(gap filling dielectric layer)24。然后，通过化学机械抛光(chemical mechanical polishing，CMP)平坦化间隙填充介电层24，从而可以形成器件隔离膜24a。但这种器件隔离膜24a限制了半导体衬底10的有源区。

发明内容

如以上所披露的，通过高密度等离子体CVD在沟槽18中形成间隙填充介电层24存在诸如损坏衬垫氮化层14和/或损坏沟槽18的内底部的问题。

因此，本发明旨在解决关于传统技术的上述问题，本发明的一个目的在于提供一种半导体器件及其制造方法，该制造方法包括：在衬底的整个表面以及沟槽的内侧上沉积高温氧化物(hightemperature oxide，HTO)，以使用形成的HTO膜来保护衬垫氮化层和沟槽的内底部在HDP-CVD过程中或间隙填充介电层的平坦化过程中免于损坏，同时，以增强间隙填充介电层和衬垫氮化层之间的粘附力。

可以理解的是，本发明的上述总体描述和以下的具体描述都是示例性的和说明性的，并且旨在提供对所要求的本发明的进一步解释。

附图说明

附图被包括用来提供对本发明的进一步理解，并结合于此而构成本申请的一部分。本发明的示例性实施例连同描述都用来解释本发明的原理。在附图中：

图1A至1E是示出了根据传统技术的半导体器件制造过程的横截面图；以及

图2A至2H是示出了根据本发明的示例性实施例的制造半导体器件的方法的横截面图。

具体实施方式

在下文中，将参照示例性实施例，结合附图从以下描述中详细描述本发明的工作原理。这里，当结合于此的已知的功能和构造可能使本发明的主题不清楚时，将省略对其的详细描述。考虑到本发明的技术构造和功能，定义了以下提到的一些术语，这些术语可以根据用户或操作者的意图和/或本领域的惯例而改变。因此，将基于详细的说明书的整个内容对术语进行这样的定义。