[发明专利]芯片封装结构的制程

说明书

技术领域

本发明是有关于一种芯片封装结构的制程，且特别是有关于一种较薄的芯片封装结构的制程。

背景技术

在半导体产业中，集成电路(integrated circuits，IC)的制程主要分为三个阶段：集成电路设计、集成电路的制作及集成电路的封装。

在集成电路的制程中，芯片系经由晶片(wafer)制作、电路设计以及切割晶片等步骤而完成。晶片具有一有源面，其为有多个有源元件形成于其上的表面。于形成晶片内的集成电路之后，在晶片的有源面上形成多个接垫，以使由切割晶片所形成的芯片可透过接垫电性连接至承载器。承载器可为一导线架或一线路板。芯片经由打线接合(wire bonding)或倒装焊(flip chip bonding)等方式电性连接至承载器(carrier)，其中芯片的接垫电性连接至承载器的接垫，以形成一芯片封装结构。

一般而言，现有的线路板制程都必需用到核心介电层，而图案化线路层与图案化介电层以全加成法(fully additive process)、半加成法(semi-additiveprocess)、减成法(subtractive process)或是其他适合的方法交替地堆叠于核心介电层上。由前述可知，核心介电层的厚度为线路板的总厚度的主要部分。因此，若无法有效地降低核心介电层的厚度，势必不利于降低芯片封装结构的总厚度。

发明内容

本发明提供一种芯片封装结构的制程，其可制得厚度较薄的芯片封装结构。

本发明提出一种芯片封装结构的制程如下所述。首先，提供一图案化导电层与一图案化防焊层图案化防焊层，其中图案化导电层具有多个第一开口，图案化防焊层配置于图案化导电层上。接着，接合多个芯片至图案化导电层上，以使芯片与图案化防焊层分别配置于图案化导电层的相对二表面上。然后，借由多条导线电性连接芯片至图案化导电层，其中导线贯穿图案化导电层的第一开口。之后，形成至少一封装胶体，以包覆图案化导电层、图案化防焊层、芯片以及导线。然后，分割封装胶体、图案化导电层与图案化防焊层。

在本发明的一实施例中，提供图案化导电层与图案化防焊层的方法如下所述。首先，提供一导电层。接着，形成一防焊层于导电层上。然后，图案化防焊层以形成图案化防焊层，其中图案化防焊层暴露出部分导电层。之后，图案化导电层以形成图案化导电层。

在本发明的一实施例中，提供图案化导电层与图案化防焊层的方法如下所述。首先，提供一防焊层。接着，形成一导电层于防焊层上。然后，图案化防焊层以形成图案化防焊层，其中图案化防焊层暴露出部分导电层。之后，图案化导电层以形成图案化导电层。

在本发明的一实施例中，提供图案化导电层与图案化防焊层的方法如下所述。首先，提供一导电层。然后，形成一防焊层于导电层上。之后，图案化导电层以形成图案化导电层。然后，图案化防焊层以形成图案化防焊层，其中图案化防焊层暴露出部分图案化导电层。

在本发明的一实施例中，提供图案化导电层与图案化防焊层的方法如下所述。首先，提供一防焊层。接着，形成一导电层于防焊层上。然后，图案化导电层以形成图案化导电层。之后，图案化防焊层以形成图案化防焊层，其中图案化防焊层暴露出部分图案化导电层。

在本发明的一实施例中，多个第二开口形成于图案化防焊层上，其中第二开口暴露出各芯片的局部区域以及部分图案化导电层。

在本发明的一实施例中，多个第三开口形成于图案化防焊层上。

在本发明的一实施例中，芯片封装结构的制程更包括于各第三开口中形成一外部电极，且外部电极透过第三开口电性连接至图案化导电层。

在本发明的一实施例中，芯片封装结构的制程更包括形成一粘着层于芯片与图案化导电层之间。

在本发明的一实施例中，粘着层为一B阶粘着层。

在本发明的一实施例中，B阶粘着层预先形成于芯片的一有源面上。

在本发明的一实施例中，在芯片粘着至图案化导电层之前，B阶粘着层形成于图案化导电层上。

基于上述，本发明的芯片封装结构的制程可在不需用到核心介电层的情况下，制作出芯片封装结构，故本发明的芯片封装结构的制程所制得的芯片封装结构的厚度小于现有的芯片封装结构的厚度。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A至图1H为本发明一实施例的芯片封装结构的制程剖面图。

主要元件符号说明：

100、100’：芯片封装结构

110：导电层