[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件，并且更具体地说，涉及可实现与半导体 器件高度集成的电阻器及其制造方法。

背景技术

近年来，随着半导体器件微型化和集成化的发展，各种尝试一直 在进行，以便在小面积的半导体芯片中形成多个半导体元件。在使用 那些半导体元件形成半导体器件时，提供了具有可分压的梯形电路的 半导体器件。

在半导体器件微型化和集成化中，在小的面积中形成梯形电路极 其重要。

常规而言，为了将梯形电路微型化，在场效应区上形成的第一电 阻器上形成了绝缘薄膜，在绝缘薄膜上形成第二电阻器以使这些电阻 器形成双层结构，并因而实现梯形电路的微型化和集成化。在如图2 所示包括此类梯形电路的半导体器件中，在半导体衬底75的场效应 区中，第一层电阻器77和第二层电阻器66经中间层绝缘薄膜78，在 半导体衬底75厚度方向上的形成了双层结构(例如，参阅JP09-51072 A、JP06-140573A和JP2003-314296A)。

但是，在采用具有双层结构的电阻器时，引发的问题是制造步骤 复杂，并且制造成本增加，并且还存在的问题是获得的特定准确度难 以等于或高于由常规场效应区上形成的电阻器形成的梯形电路的特 定准确度。常规而言，电阻器只在场效应区上形成为二维设置。相应 地，电阻器在半导体器件中形成时，通过将形成半导体元件的面积和 形成电阻器的面积相加而得到的面积在半导体衬底上是必需的。因 此，如果电阻器能够以三维方式设置，则整个半导体器件的面积可减 小，从而在半导体芯片的微型化和集成化方面实现进一步的发展。

因此，本发明的第一目的是提供一种半导体器件，在器件中可微 型化和集成增殖电阻电路(breeder resistance circuit)。另外，本发明 的第二目的是提供一种制造可微型化和集成的半导体器件的方法。

发明内容

为实现上述目的，本发明采用了以下方式。

(1)根据本发明的半导体器件包括：第一导电类型半导体衬底； 具有不同深度的两种类型沟槽，两种类型沟槽设置为使得第二导电类 型外延层用作具有大致三维U形外形的电阻器，该外延层在第一导电 类型半导体衬底上形成并具有与第一导电类型半导体衬底的导电类 型相反的导电类型；绝缘薄膜，用于将由两种类型沟槽形成的多个电 阻器相互电绝缘；以及第二导电类型重掺杂区，其中增加杂质的浓度 以实现与设置在电阻器两端的金属线的接触。

(2)根据本发明的制造半导体器件的方法包括；在第一导电类 型半导体衬底上形成具有与第一导电类型半导体衬底导电类型相反 的导电类型的第二导电类型外延层；在除用作第二导电类型外延层的 电阻器的部分外的部分中，提供具有不同深度的两种类型沟槽；设置 绝缘薄膜，以便将由两种类型沟槽形成的多个电阻器相互电绝缘；以 及形成第二导电类型重掺杂区，其中增加杂质的浓度以便能够与用作 电阻器的部分中的第二导电类型外延层和金属线充分接触。

根据本发明，形成增殖电阻电路或诸如此类的电阻器能够以三维 方式设置。这产生的效果是半导体器件能够集成，并且增殖电阻电路 能够在比以常规方法形成的增值电阻器电路占用面积更小的面积中 形成。

在根据本发明的电压检测器或电压调节器中，由于可以在比常规 芯片面积更小的面积中以高准确度分压，因此，提高了作为集成电路 (IC)的产量，这使得更精确地制造便宜的产品成为可能。此外，为抑 制IC的电流消耗，整个增殖电阻电路的电阻值设为高级别，在许多 情况下这等于或大于兆欧级。这种情况下，组合了具有特别细长形状 的电阻器以保持一定程度的准确度，并因而需要大的面积。因此，通 常电压检测器中增殖电阻电路占用了超过整个IC芯片一半的面积。 根据本发明的增殖电阻电路可具有三维设置，结果是在小面积中可获 得一定程度的准确度。相应地，能够减小增殖电阻电路的占用面积， 这对减小整个IC芯片面积起了很大的作用。

采用根据本发明的制造半导体器件的方法产生的效果是，能够形 成上述半导体器件而不涉及到特殊的制造步骤或大大增加制造步骤。

附图说明

在附图中：

图1A和1B是示出根据本发明第一实施例的半导体器件的沟槽状 电阻器的示意截面图；以及

图2是其中电阻器在常规场效应区中形成为两层的部分的截面 图。