[发明专利]包含反噪声发生器的半导体存储器件及其控制方法

说明书

技术领域

本发明涉及一种包括反噪声发生器(counter noise generator)的半 导体存储器件及其控制方法。

背景技术

DRAM(动态随机存取存储器)包括：互补位线，其与字线垂直 布置；存储单元，其以矩阵形式布置在字线和互补位线的交叉处。

图9示出了相关的DRAM900的示意构造图的一个示例。DRAM 900包括布置有多个存储单元的存储单元区(911、912...、91m)、读 出放大器区(921、922...92m)、HVDD电源930(输出电压VDD/2) 和缓冲电路940。通过公共数据线Dbus，写入到存储单元的数据从缓 冲电路940穿过读出放大器区(921、922...92m)中的每个被传输到存 储区(911、912...、91m)。

图10示出了存储单元区911和读出放大器区921的电路构造图的 一个示例。如图10所示，存储单元区911包括与位线BT或BN连接 的存储单元1011、1012、...、10In。在该说明书中，正和反的互补位 线对BT和BN将被称作BT/BN。读出放大器区921包括均衡器1021、 读出放大器1022和列选择器1023。均衡器1021将互补位线对BT/BN 的电压设置为VDD/2，读出放大器1022将互补位线对BT/BN的电势 差放大，列选择器1023连接互补位线对BT/BN和公共数据线DBus(正 /反)。

每个存储单元包括栅晶体管(gate transistor)和电容器。例如，在 存储单元1011中，栅晶体管Tr1包括：栅极，其连接到字线WL1；漏 极和源极中的一个，其连接到位线BT1；漏极和源极中的另一个，其 通过单元节点(cell node)SN1连接到电容器C1的一端。电容器C1 的另一端连接到HVDD电源930。其它的存储单元也具有与上述相同 的构造。

现在，我们考虑其中保持在存储单元1011中的数据“H”被重写 为“L”的情况作为例子。首先，字线WL1的字选择信号被升压，以 导通栅晶体管Tr1。因此，单元节点SN1和位线BT通过栅晶体管Tr1 连接。接着，互补位线对BT/BN的电势差被读出放大器1022放大。然 后，列选择器1023通过列选择信号Y而导通，用于写入的L电平(接 地电势GND)从缓冲电路940通过公共数据线DBus(正)传输到位线 BT。

由于缓冲电路940和读出放大器1022之间的放大器的能力存在差 异，因此位线BT的电势从H电平转换为L电平。因此，单元节点SN1 的电势处于L电平(接地电势GND)，且电容器C1将电荷释放到位 线侧。简言之，电荷流入电容器C1的相对板(counter plate)，从而电 流从HVDD电源930被提供到电容器C1。随后，字线WL1的字选择 信号降压，从而使栅晶体管Tr1截止。单元节点SN1和位线BT不连 接，从而完成将数据写入到存储单元1011。此时，保持在存储单元1011 中的数据为“L”。当保持在存储单元1011中的数据“L”被重写为“H” 时，上述操作的电势将被颠倒。

如上所述，当保持在存储单元中的数据被重写时，每个存储单元 的单元节点的电压波动。随后，电流流入通过电容器与单元节点电容 耦合的HVDD电源930，或者从HVDD电源930提供电流。因此，产 生对抗HVDD电源930的噪声电流。

另一方面，近年来，其中将诸如控制器的逻辑部分和DRAM部分 (在下文中称为eDRAM：嵌入式DRAM)安装在一个芯片中的诸如 LSI(大规模集成)系统的半导体器件已经变得普及。由于如上所述 eDRAM和逻辑部分混合地安装在芯片上，因此对控制器和eDRAM之 间的接口几乎没有限制，且可以实现功率节省操作。因此，存在为了 执行高速的数据传输，增加控制器和eDRAM之间的I/Os的数量的趋 势。在一些情况下，一次存取的I/Os的数量等于或大于256位。当例 如，I/Os的数量是256位时，其被表示为“×256位”，这意味着256 (正和反一共512条)条公共数据线DBus(正/反)。

然而，因为LSI系统的总芯片面积受限，所以难以使DRAM部分 (eDRAM)更大。因此，尽管存在在控制器和DRAM之间一次存取的 I/Os的数量如上所述已经增大的事实，eDRAM的尺寸也不可以变大。 换言之，在存储器的存取的过程中，其中数据被重写的存储单元的数 量与其中数据没有被重写的存储单元的数量的比率增加了。