[发明专利]半导体存储装置及其制造方法

说明书

本申请依照35 U.S.C§119要求韩国专利申请第10-2007-0050823号(于2007年5月25日提交)的优先权，将其全部内容结合于此作为参考。 

技术领域

本发明涉及一种半导体装置及其制造方法，并且更具体地涉及一种半导体存储装置以及一种制造半导体存储装置的方法，由于自对准源极工艺其能够减小高源极电阻。 

背景技术

自对准源极工艺(source process)可以通常用于形成半导体存储装置的源极线(source line)。在自对准源极工艺过程中，在形成叠层栅极结构之后，可以用感光膜覆盖不包括共源极部分的单元区域，通过蚀刻移除源极线部分的装置隔离膜，并实施离子注入以形成共源极线。 

如在示例性图1和图2A中举例说明的，装置隔离膜12可以在半导体衬底11之上和/或上方的装置隔离区域处形成。沟槽氧化膜13和第一多晶硅膜14可以依次形成在整个结构之上和/或上方，然后利用浮置栅极掩模通过光刻工艺和蚀刻工艺进行图样化，从而形成浮置栅极。 

然后，介质膜15、第二多晶硅膜16、硅化钨膜17、以及氧化膜18可以依次形成在整个结构之上和/或上方，接着利用控制栅极掩模通过光刻工艺和蚀刻工艺进行图样化，从而形成控制栅极。因此，可以形成其中层叠有浮置栅极和控制栅极的叠层栅极结构20。然后感光膜19可以形成在整个结构的上方，接着利用自对准源极掩模通过曝光工艺和显影工艺进行图样化，以使源极部分被暴露。 

如在示例性图1和图2B中举例说明的，然后可以通过自对准源极(SAS)蚀刻工艺移除在源极线部分处的暴露的装置隔离膜12，从而暴露在源极线部分的半导体衬底11。在完成自对准源极蚀刻工艺之后，可以实施固化工艺。可以利用图样化感光膜19作为离子注入掩模而实施单元(cell)源极离子注入工艺。然后，杂质离子可以注入到在源极线部分的半导体衬底11中，从而形成共源极线21。 

如在示例性图1和图2C中举例说明的，然后可以暴露整个存储单元阵列并且实施杂质离子注入工艺，从而形成漏极区域22。 

如在示例性图1和图2D中举例说明的，然后可以在整个结构之上和/或上方形成绝缘膜，然后实施整个表面蚀刻工艺，从而在叠层栅极结构20的每一个侧壁上形成隔离件23。 

在这样的结构中，由于多个单元连接于单个源极线，即，使用了共源极线，所以源极电阻可能很大。因此，单元电流(cell current)特性可能被劣化。 

发明内容

多种实施方式涉及一种半导体装置以及一种制造该半导体存储装置的方法，由于用于高度集成的自对准源极工艺，所以它可减小高源极电阻，从而改善单元电流特性。 

多种实施方式涉及一种制造半导体存储装置的方法，它通过在共源极线上实施自对准硅化物(自对准多晶硅化物，salicide)处理而可减小电阻，从而改善单元电流特性。 

多种实施方式涉及一种制造半导体存储装置的方法，它可以包括以下步骤的至少一个：形成叠层栅极结构，其中包括浮置栅极和控制栅极、在半导体衬底之上和/或上方的共源极线和漏极区域；然后在该叠层栅极结构、共源极线和漏极区域之上和/或上方形成绝缘膜，并且减小在叠层栅极结构的朝向共源极线的侧壁处形成的绝缘膜的厚度；然后蚀刻该绝缘膜以暴露共源极线和漏极区域，并且在叠层栅极结构的侧壁上形成隔离件；然后在暴露的共源极线的表面之上和/或上方形成硅化物层。 

感光膜可以形成在叠层栅极结构、共源极线和漏极区域之上和/或上方，然后图样化以暴露共源极线的上部区域。通过图样化感光膜而暴露的绝缘膜可被部分地蚀刻。当减小在叠层栅极结构的朝向共源极线的侧壁之上和/或上方形成的绝缘膜的厚度时，可实施整个表面蚀刻工艺以使朝向漏极区域的隔离件变得比朝向共源极线的隔离件更宽。 

自对准硅化物(自对准多晶硅化物)保护膜可形成在整个结构(不包括共源极线的上部区域)之上和/或上方，并且可以在暴露的共源极线之上和/或上方实施自对准多晶硅化物工艺以形成硅化物层。感光膜可形成在整个结构之上和/或上方，其中形成有隔离件，然后图样化以暴露整个区域(不包括共源极线的上部区域)。自对准多晶硅化物保护膜可形成在通过图样化的感光膜而暴露的区域中。硅化物层可这样形成：通过分别以 和 的厚度依次层叠钴、钛和氮化钛，以及通过使用快速加温退火设备在氮气(N₂)氛围下、在440～520℃实施退火50～70秒钟。