[发明专利]非易失存储器结构及其阵列

说明书

技术领域

本发明涉及非易失存储器技术领域，尤其涉及一种非易失存储器结构及其阵列。

背景技术

非挥发性存储器中的电可擦写可编程只读存储器(electrically erasableprogrammable read only memory，EEPROM)具有可进行多次数据的存入、读取、擦写等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种存储器元件。

典型的电可擦写可编程只读存储器是以掺杂的多晶硅制作浮置栅极(floating gate，亦称为浮栅)与控制栅极(control gate)。当存储器进行程序化(program)时，注入浮置栅极的电子会均匀分布于整个多晶硅浮置栅极层之中。

此外，目前通常使用的还有一种电可擦写可编程只读存储器，是采用电荷陷入层取代多晶硅浮置栅极，此电荷陷入层的材质例如是氮化硅。这种氮化硅电荷陷入层上下通常各有一层氧化硅，而形成一种包含氧化硅/氮化硅/氧化硅(ONO)复合介电层在内的堆栈式(stacked)栅极结构。

在上述通常使用的存储器的信道区四周的衬底上，具有用以隔离掺杂区或相邻两条字线的氧化硅隔离图案，其位于掺杂区上方或相邻两条字线之间的衬底上。然而，上述通常使用的存储器在电性的表现上具有读取电流低、互导(transconductance，GM)较差、程序化速度慢及数据保存时间短等缺点。

此外，位于掺杂区上方的氧化硅隔离图案在制造上需要使用剥离法(lift-off method)等复杂的制造方法，因此会降低产品的生产效率及产品的成品率。

发明内容

有鉴于此，本发明的一个目的在于提供一种非易失存储器结构，可有效地降低制作工艺的复杂度。

本发明的另一目的在于提供一种非易失存储器阵列，具有较佳的电性表现。

本发明提出一种非易失存储器结构，包括衬底、多个堆栈图案及多个应力图案。堆栈图案配置于衬底上，各个堆栈图案由下而上包括电荷储存结构与栅极，其中电荷储存结构至少包括电荷储存层。应力图案分别配置于相邻两个堆栈图案之间的衬底上。

依照本发明的一个实施例所述，在上述的非易失存储器结构中，进一步包括多个掺杂区，其分别配置于各个堆栈图案两侧的衬底中。

依照本发明的一个实施例所述，在上述的非易失存储器结构中，当掺杂区为N型掺杂时，应力图案的材料包括拉伸应力(tensile stress)材料；当掺杂区为P型掺杂时，应力图案的材料包括压缩应力(compressive stress)材料。

依照本发明的一个实施例所述，在上述的非易失存储器结构中，电荷储存层的材料包括掺杂多晶硅或氮化硅。

依照本发明的一个实施例所述，在上述的非易失存储器结构中，应力图案的材料包括氮化硅。

依照本发明的一个实施例所述，在上述的非易失存储器结构中，应力图案的宽度等于相邻两个堆栈图案之间的距离。

本发明提出一种非易失存储器阵列，包括衬底、多个隔离图案、多个掺杂区、多条字线以及多个堆栈图案。隔离图案彼此平行配置于衬底上且沿着第一方向延伸，且隔离图案的材料为一应力材料。掺杂区分别配置于隔离图案下方的衬底中。字线彼此平行配置于隔离图案上且沿着第二方向延伸，而第一方向与第二方向相交。堆栈图案分别配置字线下方的相邻两个隔离图案之间的衬底上，且在第一方向上的相邻两个堆栈图案之间具有开口。各个堆栈图案由下而上包括电荷储存结构与栅极，其中电荷储存结构至少包括一电荷储存层。

依照本发明的一个实施例所述，在上述的非易失存储器阵列中，电荷储存层的材料包括掺杂多晶硅或氮化硅。

依照本发明的一个实施例所述，在上述的非易失存储器阵列中，应力材料包括氮化硅。

依照本发明的一个实施例所述，在上述的非易失存储器阵列中，当掺杂区为N型掺杂时，应力材料包括拉伸应力材料；当掺杂区为P型掺杂时，应力材料包括压缩应力材料。

依照本发明的一个实施例所述，在上述的非易失存储器阵列中，进一步包括介电层，其配置于衬底上并填满开口。

依照本发明的一个实施例所述，在上述的非易失存储器阵列中，介电层的材料包括应力材料。

依照本发明的一个实施例所述，在上述的非易失存储器阵列中，隔离图案的宽度等于在第二方向上的相邻两个堆栈图案之间的距离。