[发明专利]用于设计半导体集成电路的单元配置方法

说明书

本申请要求享有于2006年5月18日递交的日本专利申请No.2006-138856的优先权，在此引用其全部内容作为参考。

技术领域

本发明涉及一种具有至少两个相同极性且独立的衬底的半导体集成电路，特别涉及减小面积和降低能耗的技术。

背景技术

在一些半导体集成电路中，通过控制MOS元件(MOS晶体管)的衬底电位进行工作。这是因为通过改变MOS元件的衬底电位可以改变MOS元件的阈值和饱和电流特性。充分利用该特征的一个例子是在半导体集成电路动作和停止时阈值和饱和电流特性可变化。具体而言，在半导体集成电路动作期间，MOS元件的衬底电位和源电位之间的差为0，而在停止时该衬底电位和源电位之间的差变大，使得该MOS元件的阈值在停止期间比在动作期间大，从而降低了MOS元件的阈下漏电流，这会使能耗降低(参考T.Kuroda等人在IEEE CustomIntegrated Circuit Conference 1996上发表的“A High-Speed Low-Power0.3um CMOS Gate Array with the Variab1e Threshold Voltage Scheme”)。另外，为了实现上述对MOS元件的衬底控制，提出了一种具有改善的面积效率的半导体集成电路布局方法(参考日本专利No.3212915)。

在上述传统技术中，衬底电势的唯一提供会使本不需要快速的通过(pass)变得快速，从而产生漏电流。而对于具有多个不同衬底电势的半导体集成电路来说，还没有一种方法能够在保持高速度和高分辨率或者保持低功耗和小面积的同时实现布局配置。

发明内容

本发明解决了半导体集成电路的上述问题，并且尤其涉及能耗问题。本发明的目的是提供一种具有小电路面积并且其电路属性没有恶化的半导体集成电路。

根据本发明的单元配置方法包括如下步骤：(a)输入逻辑电路信息，在该逻辑电路信息中定义有进行设计的半导体集成电路触发器以及位于该触发器之间的该半导体集成电路的逻辑电路；(b)解析所述逻辑电路信息以检测出夹在两个触发器之间的逻辑电路；(c)计算在步骤(b)中检测的逻辑电路的级数；以及(d)按照在所述步骤(c)中计算出的逻辑级数，确定用于该逻辑电路中的单元要与哪个衬底电位相连接。

按照该单元配置方法，所述步骤(d)包括确定用于具有较大逻辑级数的逻辑电路中的单元与较高的衬底电位相连接而用于具有较小逻辑级数的逻辑电路中的单元与较低的衬底电位相连接。

按照该单元配置方法，所述步骤(d)包括根据在步骤(c)中计算出的逻辑级数以及图表信息确定用于该逻辑电路的单元要与哪个衬底电位相连接；并且所述图表信息包括按照所述逻辑电路的逻辑级数，只要该逻辑级数位于预定值之间，指定单元要与哪个衬底相连接的信息。

该单元配置方法还包括在对该逻辑电路信息中夹在两个触发器之间的所有逻辑电路执行步骤(b)到(d)之后的步骤(e)，其根据在所述步骤(d)中确定的衬底电位执行自动配置/布线处理以生成布局数据。

另一种单元配置方法包括如下步骤：  (a)输入逻辑电路信息，在该逻辑电路信息中定义有进行设计的半导体集成电路的触发器以及位于该触发器之间的该半导体集成电路的逻辑电路；  (b)根据所述逻辑电路信息进行自动配置/布线处理以生成初步布局数据；  (c)根据所述初步布局数据进行时序验证以计算各逻辑电路的延迟信息；  (d)解析所述逻辑电路信息以检测出夹在两个触发器之中的逻辑电路；  (e)根据在步骤(c)处计算的延迟信息计算在步骤(d)处检测出的逻辑电路的延迟；以及(f)按照在步骤(e)处计算的延迟确定用于该逻辑电路的单元要与哪个衬底电位相连接。

按照该单元配置方法，所述步骤(f)包括确定将用于具有较大延迟的逻辑电路的单元与较高的衬底电位相连接而将用于具有较小延迟的逻辑电路的单元与较低的衬底电位相连接。

按照该单元配置方法，所述步骤(f)包括根据在步骤(e)中计算出的延迟以及图表信息确定用于该逻辑电路的单元要与哪个衬底电位相连接；并且所述图表信息包括按照所述逻辑电路的延迟，只要该延迟在预定值之间，指定单元要与哪个衬底相连接的信息。

该单元配置方法还包括在对该逻辑电路信息中夹在两个触发器之间的所以逻辑电路执行步骤(d)-(f)之后的步骤(g)，其根据在所述步骤(f)中确定的衬底电位进行自动配置/布线处理以生成布局数据。