[发明专利]双镶嵌结构的制作方法

说明书

技术领域

本发明涉及半导体制作技术领域，特别涉及一种双镶嵌结构(dualdamascene structure)的制作方法。

背景技术

当今半导体器件制作技术飞速发展，半导体器件已经具有深亚微米结构，集成电路中包含巨大数量的半导体元件。在如此大规模集成电路中，元件之间的高性能、高密度的连接不仅在单个互连层中互连，而且要在多层之间进行互连。因此，通常提供多层互连结构，其中多个互连层互相堆叠，并且层间绝缘膜置于其间，用于连接半导体元件。特别是利用双镶嵌(dual-damascene)工艺形成的多层互连结构，其预先在层间绝缘膜中形成沟槽(trench)和连接孔(via)，然后用导电材料例如铜(Cu)填充所述沟槽和连接孔。例如申请号为02106882.8的中国专利申请文件提供的双镶嵌制作工艺，这种互连结构和互连工艺已经在集成电路制作中得到广泛应用。

附图1至附图6为现有技术双镶嵌结构的制作方法的结构示意图，如图1所示，提供半导体衬底100，所述半导体衬底内含有金属布线，在半导体衬底100上形成覆盖层101，并在覆盖层101上形成内层介电层102(inter-layerdielectrics；ILD)，所述内层介电层材料如氟硅玻璃和低介电常数材料等。所述覆盖层101可防止半导体衬底100中的金属布线扩散到内层介电层102中，亦可防止刻蚀过程中半导体衬底100中的金属布线被刻蚀。之后，在内层介电层102上形成阻挡层103，所述阻挡层103的作用在于光刻胶曝光显影过程中避免光线透过，随后，在阻挡层103上形成光刻胶层，并在光刻胶上形成开口，开口位置即为需要形成双镶嵌结构的位置，随后以光刻胶为掩膜，刻蚀阻挡层103、内层介电层102直至暴露出覆盖层101，在阻挡层103和内层介电层102中形成连接孔104。

参考附图2所示，在阻挡层103上以及连接孔104中形成覆盖内层介电层102的底部抗反射层(Bottom Anti-Reflective Coating，BARC)105。参考附图3所示，刻蚀底部抗反射层105，直至完全去除阻挡层103上的底部抗反射层105，并保留开口104内的部分底部抗反射层105，其中连接孔104内的底部抗反射层105的厚度应该保证在随后刻蚀连接孔104形成双镶嵌结构的工艺过程中避免覆盖层101被刻蚀穿。

参考附图4所示，在阻挡层103上形成光刻胶层106，并通过曝光、显影在光刻胶层106上形成开口107，开口107的位置与开口104的位置对应，并且开口的宽度大于开口104的宽度。参考附图5所示，以光刻胶层106为掩膜，刻蚀阻挡层103以及内层介电层102，形成沟槽109。参考附图6所示，去除阻挡层103、光刻胶层106以及连接孔104内的底部抗反射层105，并刻蚀连接孔104内的覆盖层101，直至暴露出半导体衬底100，形成附图6所示的双镶嵌结构。

通常的金属布线结构的俯视图如图7所示，图中1为半导体衬垫(pad)上沟槽的俯视图，图中各个沟槽之间均匀间隔。随着技术发展，半导体器件的尺寸越来越小，含有的器件越来越多，因此，为了满足层与层间黏附力的要求，产生了各种各样的衬垫(pad)布线结构。例如形成网格状衬垫(mesh pad)布线结构，这种网格状衬垫布线结构内需要形成密集的沟槽，如图8所示为网格状衬垫布线结构的密集的沟槽的结构俯视图，图中2为半导体衬垫(pad)上沟槽的俯视图，图9为同时含有常规的布线结构和含有网格状衬垫布线结构的剖面结构示意图，图中10为半导体衬底，所述半导体衬底10上还有常规的布线结构区域11以及网格状衬垫布线结构区域22，半导体衬底10上含有覆盖层20，覆盖层20上含有内层介电层30，在内层介电层30上与常规的布线结构区域11对应的位置形成有第一连接孔40，与网格状衬垫布线结构区域22对应的位置形成有第二连接孔50，在采用附图1至附图6所示的形成双镶嵌结构的方法制作双镶嵌结构时，由于第二连接孔50比较密集，而且第二连接孔50宽度较小，底部抗反射层不容易填满第二连接孔50，因此，在随后刻蚀底部抗反射层的过程中，第二连接孔50内剩余的底部抗反射层的厚度就会远小于第一连接孔40内的底部抗反射层的厚度，甚至出现第二连接孔50内的底部抗反射层被完全刻蚀的现象，这就导致在随后刻蚀底部抗反射层形成沟槽的工艺中刻蚀到覆盖层20，最终导致在沟槽和连接孔内形成金属布线之后覆盖层20和内层介电层30之间黏附力变差而开裂。

发明内容