[发明专利]半导体器件及半导体器件的栅极制作方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件及半导体器件的栅极制作方法。

背景技术

随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器件的尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体工艺制作结果的影响也日益突出，常需要针对小尺寸器件进行新的工艺改进。以多晶硅栅极的制作为例，当器件尺寸缩小后，采用原有的大尺寸器件的栅极制作的小尺寸器件易出现栅极漏电现象，该栅极制作方法对于小尺寸器件已不再适用，需要对其进行改进优化。

金属氧化物半导体晶体管(MOS，Metal Oxide SemiconductorTransistor)是集成电路中一种重要的基本元器件，其主要由半导体衬底、栅氧化层、多晶硅栅极、栅极侧壁层和源/漏掺杂区组成。图1A和1B为说明现有的MOS器件制作方法的器件剖面图，其中，图1A为沉积多晶硅层后的器件剖面图，如图1A所示，首先，在衬底101上形成栅氧化层102，然后，沉积一层多晶硅层103。在大尺寸器件多晶硅栅极的制作中，该多晶硅层通常为单层结构，且该多晶硅材料是一种由多种结晶体所共构的呈柱状结构排列的硅材料。

图1B为形成MOS器件后的器件剖面图，如图1B所示，在沉积多晶硅层后，为有效降低多晶硅栅极的电阻值，提高器件性能，通常需要对多晶硅栅极103进行生长后的离子注入处理，这是影响该器件性能的关键工艺之一。接着，刻蚀该多晶硅层形成多晶硅栅极103，再接着，沉积栅极侧壁介质层，并刻蚀形成栅极侧壁层104，最后，以栅极103和栅极侧壁层104为掩膜进行离子注入，形成源/漏区105和106。

为进一步降低多晶硅栅极的电阻值，申请号为200410054376.7的中国专利申请公开了一种改善多晶硅栅极的电阻值的方法，该方法形成了具有较大硅晶粒结构的栅极，以有效减少晶界对电子传递的阻碍，进一步降低多晶硅栅极的电阻。对于大尺寸的器件，因其栅极面积及高度均较大，即使其栅极结构采用了该种柱状结构的单层大晶粒栅极，在后面对栅极进行离子注入时，注入的离子也不易穿过栅极底部的边界到达衬底，因此，对于大尺寸器件选用这一单层柱状结构的栅极来降低栅极电阻值是可取的，在降低栅极电阻的同时，不会导致栅极漏电问题的出现。

但是，对于小尺寸器件，因其栅极的制作面积及制作厚度均较小，若仍采用该种柱状结构的单层多晶硅栅极，在后面对其进行离子注入时(包括对多晶硅层的离子注入、对源/漏极的离子注入等)，注入的离子易穿过该柱状结构的单层栅极，到达衬底，结果导致器件栅极漏电，无法正常使用。因此，对于小尺寸器件，现有的单层柱状结构的多晶硅栅极结构已不适用，需对其栅极结构及制作工艺进行改进，以确保器件的栅极漏电现象不会出现。

发明内容

本发明提供一种半导体器件及半导体器件的栅极制作方法，该半导体器件采用了新的栅极制作方法，形成了具有不同晶粒大小的多层多晶硅栅极结构，改善了在小尺寸器件中易出现的栅极漏电问题。

本发明提供的一种半导体器件，包括衬底和位于所述衬底之上的多晶硅栅极，其中，所述多晶硅栅极为至少由两层以上的多晶硅层组成的多层结构，且相邻的多晶硅层的晶粒大小不同。

其中，所述多层结构中，晶粒越小的多晶硅层厚度越小。

其中，所述多层结构中，包括非晶硅层。

本发明具有相同或相应技术特征的一种半导体器件的栅极形成方法，包括步骤：

提供衬底；

在所述衬底上沉积第一多晶硅层；

在所述第一多晶硅层上沉积第二多晶硅层，且所述第一多晶硅层与所述第二多晶硅层的晶粒大小不同；

在所述衬底上形成栅极图形；

刻蚀所述衬底，形成栅极。

其中，所述第一多晶硅层的晶粒大于所述第二多晶硅层的晶粒，且所述第一多晶硅层的厚度大于所述第二多晶硅层的厚度。

其中，在沉积第二多晶硅层之后，还沉积了一层晶粒不同于所述第二多晶硅层的第三多晶硅层。

其中，在沉积第二多晶硅层之后，还沉积了一层非晶硅层。

其中，沉积第二多晶硅层之后，还对所述衬底进行了离子注入处理。

或者，在沉积第一和第二多晶硅层时还进行了在位掺杂处理。

本发明具有相同或相应技术特征的另一种半导体器件的栅极形成方法，包括步骤：

提供衬底；

在所述衬底上沉积第一多晶硅层；

对所述第一多晶硅层进行快速热退火处理，形成小晶粒的第一多晶硅层；

在所述小晶粒的第一多晶硅层上沉积第二多晶硅层；