[发明专利]非挥发性记忆体及其制作方法

说明书

技术领域

本发明是有关于一种半导体及其制造方法，且特别是有关于一种非挥发性记忆体及其制造方法。

背景技术

随着集成电路产业的快速发展，在要求电路积集化越来越高的情况下，整个电路元件大小的设计持续地往尺寸缩小的方向前进。当半导体元件的尺寸逐渐缩小时，元件之间的距离也会相对的缩小，当其距离缩短到某一定的程度之后，各种因制程积集度提高所衍生的问题便会发生。因此，如何制造出尺寸缩小、高积集度，又能兼顾其品质的半导体元件是产业的一致目标。

然而，随着元件积集度的增加，相邻的源极与汲极的距离也越接近，因此会有一些问题产生。举例来说，由于源极/汲极区通常是以离子植入(ionimplant)的方式形成，一旦植入的掺质(dopant)产生扩散，容易使相邻的源极/汲极区发生电性击穿(punch through)。此电性击穿的问题会造成不正常的电性导通，影响元件的正常操作速度与元件效能，且甚至会造成元件短路(short)或断路(open)，进而大大地影响整个制程的良率与可靠度。

发明内容

依据本发明提供实施例的目的就是在提供一种非挥发性记忆体的制作方法，能够避免因习知源极/汲极区的掺质扩散，而导致电性击穿的问题。

依据本发明提供实施例的另一目的是提供一种非挥发性记忆体，可防止电性击穿的发生，而影响元件效能与制程可靠度。

本发明提出一种非挥发性记忆体的制作方法，包括先于基底中形成二开口。接着，于二开口之间的基底上形成堆叠闸极结构，堆叠闸极结构包括第一介电层、电荷储存层、第二介电层与第一导体层。之后，于二开口底部及侧壁形成衬层，衬层的顶部表面低于基底的顶部表面。继之，于二开口底部的衬层上形成第二导体层，其中第二导体层的顶部表面与衬层的顶部表面共平面。然后，于第二导体层与衬层上形成第三导体层，其中第三导体层的顶部表面至少与基底的顶部表面共平面，且低于第一介电层的顶部表面。

依照本发明的一实施例所述，上述的衬层的形成方法例如是原位蒸汽生成(in-situ steam generated，ISSG)法或化学气相沉积法。衬层的材质例如是氧化硅、氮化硅或氮氧化硅。

依照本发明的一实施例所述，上述的第二导体层的材质例如是掺杂多晶硅。

依照本发明的一实施例所述，上述的第三导体层的形成方法例如是先于基底上形成导体材料层，以至少填满二开口。然后，移除部分导体材料层，直至导体材料层的顶部表面至少与基底的顶部表面共平面，且低于第一介电层的顶部表面。

依照本发明的一实施例所述，上述的第三导体层的材质例如是掺杂多晶硅。

依照本发明的一实施例所述，上述的电荷储存层的材质例如是氮化硅。在另一实施例中，电荷储存层的材质例如是多晶硅或掺杂多晶硅。

依照本发明的一实施例所述，上述的第一介电层的材质例如是氧化硅。

依照本发明的一实施例所述，上述的第二介电层的材质例如是氧化硅或氧化硅/氮化硅/氧化硅。

依照本发明的一实施例所述，上述的第一导体层的材质例如是多晶硅或掺杂多晶硅。

本发明提供一种非挥发性记忆体，包括基底、堆叠闸极结构、衬层、第二导体层以及第三导体层。其中，基底中具有二开口。堆叠闸极结构位于二开口之间的基底上。其中堆叠闸极结构包括由基底往上依序是第一介电层、电荷储存层、第二介电层与第一导体层。衬层位于二开口底部以及部分侧壁，衬层的顶部表面低于基底的顶部表面。第二导体层位于二开口底部的衬层上，且第二导体层的顶部表面与衬层的顶部表面共平面。第三导体层位于第二导体层与衬层上，其中第三导体层的顶部表面至少与基底的顶部表面共平面，且低于第一介电层的顶部表面。

依照本发明的一实施例所述，上述的第二导体层的材质例如是掺杂多晶硅。

依照本发明的一实施例所述，上述的第三导体层的材质例如是掺杂多晶硅。

依照本发明的一实施例所述，上述的衬层的材质例如是氧化硅、氮化硅或氮氧化硅。

依照本发明的一实施例所述，上述的电荷储存层的材质例如是氮化硅。在另一实施例中，电荷储存层的材质例如是多晶硅或掺杂多晶硅。

依照本发明的一实施例所述，上述的第一介电层的材质例如是氧化硅。

依照本发明的一实施例所述，上述的第二介电层的材质例如是氧化硅或氧化硅/氮化硅/氧化硅。

依照本发明的一实施例所述，上述的第一导体层的材质例如是多晶硅或掺杂多晶硅。