[发明专利]具应力缓冲的微连凸块结构及制造方法

说明书

技术领域

本发明涉及一种具应力缓冲的微连凸块结构的制造方法，尤其涉及一种解决传统高阶封装芯片无法承受纵向及横向应力的问题，利用一具有应力缓冲效果的复合凸块进行电子组件与线路间的连接，该凸块具有承受分散纵向与横向应力的功能，能于封装的制造过程中有效保护电子组件与线路，可达到制造过程简易及高可靠度的缓冲结构。

背景技术

半导体产业的突飞猛进，可使所有电子产品皆可设计成为轻、薄、短、小的架构，因为电子产品的IC组件于设计上皆具有高脚数、高传输速度及多功能方向...等的特性，为实现上述的目的，IC制造过程皆朝向九十纳米以下制造过程来发展，并使用低介电系数(Low-K)材料来进行内部导线微连结的制作，因此于封装制造过程上亦产生有技术上的瓶颈，例如：IC材料的选用、封装制造过程对芯片本体的冲击应力及弯曲变形的种种问题。

目前高阶的封测技术而言，如：BGA、Fine Pitch、Flip-Chip、CSP...等，其芯片与基板之间的连接方式皆为应用锡铅凸块回焊后，再进行二者之间的连接，但是以此方式进行时，芯片必需承受相当高温的热应力冲击，同时芯片与基板间产生了纵向与横向的应力，该芯片可能因此产生损毁或结构性的破坏，影响了芯片于组装后的可靠度，降低了产品生产时的合格率，尤其于九十纳米以下所制造的芯片皆采用低介电系数材料，对于高温的热应力承受能力不佳，故利用低应力的封装接合制造过程显得相当地重要。

请参阅美国专利US5783465所揭露，其为利用凸块回焊加上一底胶(Underfill)填充以进行保护及补强。再者，美国专利US6818544以及US6555759二专利案皆为利用复合凸块(Compliant Bump)结合导电颗粒胶膜(Conductive Film)，上述三件美国专利皆利用到底胶等胶材黏着，可能会因为加热时底胶膨胀系数不一，其对热应力承受的可靠性并非那么高，同时必须增加诸多额外的制造过程，同时会提高制作成本，因此该三件现有技术引证案皆具有改进的空间。

发明内容

基于解决以上所述现有技术的缺陷，本发明为具应力缓冲的微连凸块结构及制造方法，其主要的目的为解决传统高阶封装芯片无法承受纵向及横向应力的问题，利用一具有应力缓冲效果的复合凸块进行电子组件与线路间的连接，该凸块具有承受分散纵向与横向应力的功能，能于封装的制造过程中有效保护电子组件与线路，可达到制造过程简易及高可靠度的缓冲结构。

为实现上述的目的，本发明的具应力缓冲的微连结凸块的制造方法，包括：

将复数已裁切预定长度的毛细管固定于对应复数个固定模具中；

复数毛细管透孔利用电镀方式，而将金属材料镀于该透孔上方中，以形成第一顶面；

将复数固定模具与毛细管实施翻转步骤，而使毛细管第一顶面位于毛细管下方，毛细管透孔的上端仍未被封闭，此时，再利用电镀金属材料于透孔中，以形成一支撑体，再利用过度电镀方法使毛细管上方继续形成第二顶面；以及

将复数固定模具卸除后，即形成该微连结凸块。

该微连结凸块的第一顶面、支撑体及第二顶面皆为铜材料所构成。

该毛细管为一低介电系数的高分子材料所构成。

该高分子材料为一聚酰亚胺所构成。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为本发明具应力缓冲的微连结凸块的第一实施结构图；

图2为本发明具应力缓冲的微连结凸块应用于电子组件与基板之间的实施例图；

图3为本发明具应力缓冲的微连结凸块的第二实施结构图；

图4为本发明具应力缓冲的微连结凸块的第三实施结构图；

图5为本发明具应力缓冲的微连结凸块的第四实施结构图；

图6A为本发明具应力缓冲的微连结凸块的制造的第一流程图；

图6B为本发明具应力缓冲的微连结凸块的制造的第二流程图；

图6C为本发明具应力缓冲的微连结凸块的制造的第三流程图；

图6D为本发明具应力缓冲的微连结凸块的制造的第四流程图；

图6E为本发明具应力缓冲的微连结凸块的制造的第五流程图；

图6F为本发明具应力缓冲的微连结凸块的制造的第六流程图；

图7A为本发明具应力缓冲的微连结凸块的另一制造的第一流程图；

图7B为本发明具应力缓冲的微连结凸块的另一制造的第二流程图；

图7C为本发明具应力缓冲的微连结凸块的另一制造的第三流程图；