[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种具有在下部电极与上部电极之间夹持具有铁电特性的电介质膜而成的铁电电容器结构的半导体器件及其制造方法。

背景技术

近年来，作为即使切断电源其存储信息也不会丢失的非易失性存储器，闪速存储器(Flash memory)以及铁电存储器(FeRAM：Ferro-electric RandomAccess Memory)被人们所知。

闪速存储器具有嵌入到绝缘栅场效应晶体管(IGFET：Insulated Gate FieldEffect Transistor)的栅极绝缘膜中的浮栅，并且通过在浮栅中积蓄表示存储信息的电荷由此来存储信息。信息的写入及擦除需使通过绝缘膜的隧道电流流动，而且需要较高的电压。

FeRAM利用铁电体的磁滞特性(铁电特性)来存储信息。在具有作为一对电极之间的电介质的铁电膜的铁电电容器结构，会随着电极之间的施加电压而发生极化，即使去掉施加电压，自发极化仍然存在。如果颠倒施加电压的极性，则自发极化的极性也会颠倒。只要检测出该自发极化就能够读出信息。FeRAM与闪速存储器相比较，具有能够在低电压状态下工作，且能够节省电力的基础上进行高速写入的优点。在现有的逻辑技术中引入了FeRAM的逻辑混装芯片(SOC：System On Chip)作为在IC卡等的用途正在被进行研究。

当前，作为FeRAM的铁电电容器所采用的结构，为应用所谓的平板电容器结构变得实用化，该所谓平板电容器结构是采用通过下部电极上设置的引出极来进行电容器的下部电极与晶体管的杂质扩散区域的电连接的结构。近来，对半导体存储器的细微化的要求越来越高，对应此要求则必须减少存储单元的面积。因此，认为作为今后的FeRAM的铁电电容器应用所谓堆叠型电容器结构变成当务之急，所谓堆叠型电容器结构采用通过下部电极正下方的作为体接触的导电插塞而将下部电极与杂质扩散区域相连接的结构。

专利文献1：JP特开2002-33459号公报

专利文献2：JP特开平10-50956号公报

发明内容

在堆叠型铁电电容器中，为了将导电插塞与铁电电容器的下部电极相连接，在导电插塞的正上方(或者，隔着作为导电插塞的氧化防止膜形成的阻挡导电膜)层叠形成下部电极。此时，下部电极(或者阻挡导电膜：以下相同)以后的层叠物受到导电插塞的取向性及高度差的影响。形成在下部电极上的铁电膜会强烈地受到取向性及高度差的影响，由此通过导电插塞的影响必然地导致铁电膜的劣化。

特别是，对用作体接触(bulk contact)的导电插塞的材料大多数采用钨(W)。钨插塞在其表面上产生被称作接缝(seam)的沟道式的凹坑，并且因积存于该接缝中的杂质发生脱气进而助长铁电膜的劣化。而且，在通过化学机械研磨法(CMP法)进行表面平坦化处理时，存在如下问题，即与周围的绝缘膜之间发生的高度差较大，导致铁电膜的非常严重的取向性的劣化，并损坏铁电特性(Q开关特性等)问题。

这样，堆叠型电容器结构不但能够确保较大的电容，还能够缩小电容器的占有面积，所以通过将该堆叠型电容器结构应用到铁电电容器当中，进而有助于作为近来所要求的元件的细微化及高集成化。但另一面，存在的现况是还未解决如下的重大问题，因为在下部电极的正下方设置作为体接触的导电插塞，从而铁电膜的取向性必然地显著劣化进而损坏铁电特性。

本发明是鉴于上述问题所提出的，其目的在于，提供一种能够可靠性高的半导体器件及其制造方法，其中，对铁电电容器采用堆叠型电容器结构，不但能够确保较大的电容，而且还能够缩小电容器的占有面积，而且能够实现与采用平板型电容器结构的情况同等水准以上的铁电膜的取向性，并能够得到良好的铁电特性的。

本发明的半导体器件，包括：半导体衬底；导电插塞，其形成在所述半导体衬底的上方；电容器结构，其形成在与所述导电插塞的上方相匹配的部位上，而且通过下部电极与上部电极夹持具有铁电特性的铁电膜；层间绝缘膜，其形成在所述导电插塞与所述电容器结构之间，而且，在俯视时所述层间绝缘膜中除了相当于所述导电插塞与所述下部电极之间的区域以外的部位上，所述导电插塞与所述下部电极相电连接。