[发明专利]非易失半导体存储器件及其制造方法

说明书

技术领域

本发明涉及通过浮置栅电极度存储电荷、从而改变阈值电压形成非易失存储状态的非易失半导体存储器件及其制造方法，特别是涉及适于把向各存储单元的写入对其它存储单元的存储状态的影响降低的非易失半导体存储器件及其制造方法。

背景技术

参照图36说明已有的非易失半导体存储器件的一个例子。该图示意地展示了非易失半导体存储器件的剖面结构的一个例子。

如该图所示，在半导体衬底101上，从大的方面分为存在第一栅绝缘膜102的元件区和存在元件分隔绝缘膜107的元件分隔区。标号106是在元件分隔绝缘膜107和半导体衬底101之间形成的极薄的氧化硅膜。

元件区被元件分隔绝缘膜107在图的左右方向电气地分隔。由元件分隔绝缘膜107分隔的元件区，由第一栅绝缘膜102正下方的半导体衬底101区域构成沟道区。沟道形成在与图中纸面垂直的方向，在此剖面图中未示出，但是在沟道内部和跟前分别形成源、漏。每个存储单元(以下简称为单元)中有一个沟道。

在第一栅绝缘膜102上形成多晶硅膜103和108起浮置栅电极的作用。在多晶硅膜108的上面和侧面形成第二栅绝缘膜111，包围由多晶硅膜108和103构成的浮置栅电极，使其处于电气浮置状态。而且，第二栅绝缘膜111具有例如从下层向上的氧化膜、氮化膜、氧化膜的三层结构。

在第二栅绝缘膜111上形成多晶硅膜112，再在其上形成硅化钨膜113。多晶硅膜112和硅化钨膜113起控制栅极的作用。

即，通过对多晶硅膜112和硅化钨膜113施加较高电压，使第二栅绝缘膜111隧穿，在作为浮置栅电极的多晶硅膜103和108存储电荷，形成存储状态。而且，对其读出时，对多晶硅膜112和硅化钨膜113施加较低电压的读出电压，在这种状态下，夹持沟道的源和漏之间的导通/非导通对应其存储状态。而且，图中，多晶硅膜112和硅化钨膜113在图中左右方向延伸，还起栅极布线的作用。

在硅化钨膜113上，依次分别形成氧化硅膜114、氧化硅膜115、氮化硅膜116、氧化硅膜119。在氧化硅膜119中，在其膜表面侧的选定位置形成钨膜122，作为到达一定深度的布线，在钨膜122和氧化硅膜119之间形成钛膜121，作为阻挡金属。

在如上所述的非易失半导体存储器件中，在作为浮置栅电极的多晶硅膜103和108中存储的电荷量如果到达3值以上，每一个单元的存储量超过1比特，可以增加存储信息量。而且，为了增加存储信息量，除此之外，还可以采用推进微细加工化、提高集成度的方法。

如果实施这种多值化和高集成度，在某个单元进行写入操作时对相邻单元产生的不利影响就很明显。参照图37对此予以说明。图37是展示在具有多个单元的半导体存储器件中取决于阈值电压的单元数的分布。

图37由“某个数据”表示某个存储状态的单元分布，由“别的数据”表示别的存储状态的单元分布。如图所示，“某个数据”存储为阈值电压比较低的状态，“别的数据”存储为阈值电压比较高的状态。如图所示，理想的情况中，由阈值电压决定的单元数的分布明显分离，即使对任意一个单元进行读出，也不会误读别的数据。

但是，一般地，在与作为“别的数据”写入的单元相邻的单元中写入“某个数据”时，在写入“别的数据”的单元中产生影响。通过单元彼此间的元件分隔绝缘膜107具有的静电电容，传导“某个数据”的写入电压，改变具有“别的数据”的单元的浮置栅电极的存储电荷量，其阈值电压因此变化。从具有多个单元的半导体存储器件整体来看，通过这种阈值电压的变化，使得具有“别的数据”的单元的阈值电压的实际分布如图37所示地扩展了。

但是，如果“某个数据”和“别的数据”的中心阈值电压充分地分离，则这种阈值电压分布的扩展就不会造成问题。而且，阈值电压的这种变化原因在于单元彼此间的元件分隔绝缘膜107具有的静电电容，由于该电容值越小，其影响就越小，所以为了使电容值充分地小，最好形成集成度不高、宽度扩展的元件分隔绝缘膜107。