[发明专利]控制电路和半导体存储器装置

说明书

技术领域

本发明涉及及根据外部操作请求和内部操作请求控制内部电路的一种控制电路以及包括这种控制电路的半导体存储器装置。

背景技术

现今，在电子信息装置中使用具有大存储器容量的动态随机存取存储器(DRAM)。DRAM具有一种自刷新功能，它根据一个内部电路的计数器操作刷新存储器存储单元(cell)的数据。提供了自刷新功能的DRAM不需要外部的刷新操作。这样，功耗降低了而且关于DRAM的电路设计变得更为方便。

图1是方框电路图，显示一个DRAM 100的现有技术输入电路部分，该DRAM 100具有自刷新功能。

DRAM 100接收输出启动(enable)信号/OE、写启动信号/WE和芯片启动信号/CE1，它们都是控制信号。信号/OE、/WE、/CE1、分别经由输入缓存器11、12、13提供给滤波器14、15、16。输入缓存器11-13每个都是输入初始级电路，它把输入信号转换成其电平与装置内部电压相对应的信号，它是例如CMOS变换器电路或C/M(电流镜象)差分放大电路。

滤波器14-16每个消除从外部电路提供的信号中的噪声分量，如突跳(glitch)。DRAM的数据使用电荷保持技术来保持。当在输入信号中包括了未确定的噪声时，字线(word line)电平被转到装置的内部操作尚未被确定的状态。消除噪声分量防止存储器单元的数据受到损害。

每个信号的噪声状态根据使用DRAM 100的系统板而改变。这样，滤波器14-16通常被设计成抗在最坏情况中可能产生的噪声。因此，滤波器14-16的设定值通常限制读和写数据的存取时间。这样，设定值显著影响存取时间。

滤波器14、15、16的输出信号oeb5z、web5z、clb5z提供给第一、第二和第三控制转换(transition)检测器(CTD)17、18、19，并提供给控制数据解码器(CTLDEC)20。转换检测器17、18、19每个检测输入信号状态的转换并产生检测信号oerex，werex，cerex。

控制解码器20根据外部控制信号(在本例中是芯片启动信号/CE1、输出启动信号/OE和写启动信号/WE)的电平(高电平或低电平)来解码命令。这些命令包括例如写命令和读命令等。控制解码器20根据解码的命令向启动脉冲信号发生器(ACTPGEN)21提供控制信号(例如根据写命令的写控制信号wrz和根据读命令的读控制信号rdz)。

外部地址信号Add经由输入缓存器22和滤波器23提供给地址转换检测器(ATD)24。地址转换检测器24检测外部地址信号Add的转换(例如外部地址信号Add最低位A(0)的改变)并产生检测信号adrex。

各转换检测器17、18、19的检测信号oerex，werex，cerex，adrex以及地址转换检测器24的检测信号adrex被提供给地址转换检测信号(ATDS)发生器(ATDGEN)25。

ATDS发生器25对检测信号oerex，werex，cerex，adrex进行逻辑运算并根据最终提供的控制信号/OE、/WE、/CE1以及外部地址信号Add产生一个启动信号atdpz。启动信号atdpz被提供给外部启动锁存发生器(active latch generator)(EALGEN)26和刷新控制器(REFCTL)27。

外部启动锁存发生器26产生一个主信号mpealz并把该主信号mpealz提供给启动脉冲信号发生器21，该主信号mpealz根据启动信号atdpz启动一个装置。

启动脉冲信号发生器21根据来自控制解码器20的控制信号wrz，rdz以及主信号mpealz产生写信号wrtz，读信号redz以及启动脉冲信号actpz。启动脉冲信号actpz被提供给行地址发生器(RASGEN)28。启动脉冲信号actpz启动行电路，它控制与存储器存储单元相连的字线(wordline)或与位线相连的读出放大器，还启动列电路，它控制与数据总线相连的列门。

刷新控制器27是一个所谓的仲裁器。刷新控制器27确定是选择(把优选权给予)一个内部刷新请求(自刷新请求信号srtz)还是选择来自外部装置的存取请求(启动信号atdpz)，并根据这一确定产生一个确定信号refz。确定信号refz被提供给行地址发生器28。