[发明专利]金氧半导体晶体管的制造方法

说明书

本发明涉及一种半导体元件的制造方法，且特别涉及一种金氧半导体晶体管(Metal Oxide Semiconductor Transistor，简称MOSTransistor)的制造方法。

超大规模集成电路(Very Large Scale Integration，简称VSLI)技术，是向较大的芯片与较小的线宽来发展的。这个趋势可以使相同大小的集成电路的功能增强且降低其使用成本。对集成电路中的金氧半导体元件而言，当元件越小时信道的长度也随之缩短，因此晶体管的操作速度也将加快。

但是当元件往小型化方向发展时，常会因为信道缩短而使得源/漏极的空乏层(Depletion Layer)与信道产生重叠；而且信道长度越短，其与源/漏极的空乏层产生重叠的比例就越高，如此将缩短信道的实质长度，叫做“短信道效应”(Short Channel Effect，SCE)。解决上述问题最常见的方式是形成浅掺杂漏极(Lightly Doped Drain，LDD)，但是当线宽小于0.25μm之后，由于浅掺杂漏极的深度必须持续减小，所以其电阻也越来越大，而会减慢元件的速度。为了避免上述缺点，近来提出一种使用较高剂量的源/漏极延伸区(Sourse/Drain Extension)取代浅掺杂区的方法，其制造流程图如图1A至图1B所示。

图1A至图1B是公知的一种金氧半导体晶体管的制造流程示意图。

请参照图1A。在一基底100上已形成一栅极102，然后对基底100进行一离子植入104，以在基底100内形成一源/漏极延伸区106，其掺杂剂量大于10¹⁵/cm²。

然后，请参照图1B。在栅极102侧壁上形成一间隙壁108。再进行一源/漏极植入110，以在基底100内形成源/漏极区112。植入后的硅芯片在进行后续步骤前需要再经过一次热处理，以修复受损的晶格结构并活化掺质。然而，当进行热处理时，源/漏极延伸区106会产生侧面扩散(Lateral Diffusion)与接合深度(Junction Depth)变大等现象，而使短信道效应加重。

因此本发明提出一种金氧半导体晶体管的制造方法，以控制源/漏极延伸区的接合深度与掺杂轮廓，并借此抑制短信道效应，进而完成深次微米元件的工艺。

本发明提出一种金氧半导体晶体管的制造方法，其步骤如下：首先对已形成栅极及其侧壁的间隙壁的基底进行一源/漏极离子植入，以在间隙壁侧边的基底内形成源/漏极区。接着在栅极与源/漏极区表面形成自行对准的金属硅化层(Self-Aligned Silicide，Salicide)。随后去除部分间隙壁，以形成剖面大致呈三角形的一锐角(Sharp Corner)间隙壁，再对基底进行倾斜角离子植入，以在栅极侧边与间隙壁下的基底内形成源/漏极延伸区，然后进行一热循环处理，以调整源/漏极延伸区的接合深度与掺杂轮廓。

本发明利用锐角间隙壁减少离子植入的深度，以在栅极侧边与间隙壁下的基底内形成较浅的源/漏极延伸区，并配合后续热循环处理，以更精准地调整源/漏极延伸区的接合深度与掺杂轮廓，进而避免随元件尺寸缩小而发生的短信道效应。

为使本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明：

图面说明：

图1A与图1B是公知的金氧半导体晶体管的制造流程示意图；

图2A至图2D是本发明一较佳实施例的金氧半导体晶体管的制造流程剖面图。附图标记说明：

100、200：基底

102、202：栅极

104：离子植入

106、214：源/漏极延伸区

108、204、204a：间隙壁

110、206：源/漏极植入

112、208：源/漏极区

210：金属硅化层

212：倾斜角离子植入

实施例：

图2A至图2D是本发明一较佳实施例的金氧半导体晶体管的制造流程剖面图。

请参照图2A，首先提供一基底200，其上已形成有一栅极202，且栅极202侧壁已形成有间隙壁204，此间隙壁204的材质例如是氮化硅，且其形成方法可以是先在基底200上形成一层氮化硅层，再对此氮化硅层进行一非等向性蚀刻。然后对基底200进行一源/漏极(Source/Drain，S/D)植入206，以在间隙壁204侧边的基底200内形成源/漏极区208。