[发明专利]延迟电路、时钟生成电路及相位同步电路

说明书

本发明涉及使所输入的时钟等信号延迟的延迟电路、生成时钟的时钟生成电路、及使所输入的时钟与基准信号同步的相位同步电路。

图13是表示利用PLL(Phase Locked Loop：锁相环)生成与输入时钟同步且频率与输入时钟相同或为其倍频的输出时钟的现有时钟生成电路(或相位同步电路)的结构的框图。在图13中，1是压控振荡器(以下简称VCO)，3是对来自VCO1的频率为输入时钟频率的倍频的输出时钟进行分频的分频器，4是生成用作输入时钟的基准时钟的振荡器，6是将来自分频器3的分频时钟的相位与来自振荡器4的基准时钟的相位进行比较并向VCO1输出具有与使两个相位一致的相位差对应的值的控制电压的电荷泵，8是VCO中所包含的反相器，9是PLL。

以下，说明其动作。

VCO1，生成频率为基准时钟频率的n倍的输出时钟，并在输出的同时将其供给分频器3。分频器3，通过对该输出时钟进行分频而生成分频时钟并输出到电荷泵6。电荷泵6，将来自分频器3的分频时钟的相位与来自振荡器4的基准时钟的相位进行比较并生成具有与使两个相位一致的相位差对应的值的控制信号。具体地说，当分频时钟的相位超前时，使控制信号的值即电压升高，与此相反，当基准时钟的相位超前时，使控制信号的电压降低。当来自分频器3的分频时钟的相位与来自振荡器4的基准时钟的相位一致时，PLL9变为锁定状态。这时，由分频器3对输出时钟进行n分频后的分频时钟的周期与基准时钟的周期相等。

在PLL9内也可以设置多个分频器3，根据所要求的倍频比选择其中一个分频器3，即可切换倍频比并设定为上述所要求的倍频比。例如，当选择n分频时，PLL9生成频率为基准时钟频率的n倍的输出时钟。另外，也可以设置多个振荡器4，通过从其中选择一个振荡器4而改变基准时钟的频率。但是，在上述方法中，为改变输出时钟的周期而必须将PLL的锁定释放，所以必须再次进行锁定，因而在输出时钟的周期变更上需花很多时间。因此，当要求在短时间内切换周期时，如图14所示，有一种通过设置多个振荡器4和多个PLL9而生成多个周期不同的时钟并用多路复用器10从多个时钟中选择一个所需时钟的方法。但是，这种方法的缺点是，当想要在较宽的范围精细地调节周期时，电路的规模将非常大，而在切换时钟时还存在着引起相位偏移等因而产生大的抖动的危险。

图15是表示可以调节延迟时间的现有延迟电路一例的结构的框图。在图15中，11是反相器，12是多路复用器，19是寄存器，46是延迟电路。如图15所示，延迟电路46，具有串联连接的偶数个反相器11。该串联的多个反相器11，被分成各为2级的多个组，设置在每2级之间的多条导线及从串联的多个反相器11的两端引出的导线连接于多路复用器12。多路复用器12，可以根据寄存器19的内容从这些导线中选择1条导线，从而切换延迟时间。此外，通过采用备有如图15所示的延迟电路的PLL，还可以调节输出时钟的周期。但是，这种方法，存在着只能按由门延迟决定的时间步长切换延迟时间、且其延迟时间随周围温度和电源电压而变化因而不能按精确的时间步长变更周期的缺点。

图16是表示为了在较宽的范围精细地调节延迟时间而将多个延迟电路串联连接的现有延迟电路的另一例的结构的框图。如图16所示，例如，在将2个延迟电路46a、46b串联连接时，在结构上，可以粗略地设定第2延迟电路46b的延迟时间，以便使第1延迟电路46a能够精细地调节延迟时间。第1和第2延迟电路46a、46b的延迟时间，分别由寄存器19的高位、低位设定。这时，第1延迟电路46a，可以按8个等级进行调节，如设第1延迟电路46a的每2级反相器11的延迟时间为Δd、第2延迟电路46b的每2级反相器11的延迟时间为ΔD，则ΔD必须等于(Δd×8)。但是，由于电源电压或周围温度的变化、制造工序中的偏差等，经常使ΔD不可能等于Δd×8。如果总是不能使ΔD与Δd×8一致，则延迟电路的延迟时间变化的最小幅度将大于Δd，或虽然寄存器19的内容变化是使延迟时间增大，但相反却有可能使延迟时间减小。

图17是表示例如在特开昭59-63822号公报中公开的现有延迟电路的另一例的结构的框图。在图17中，50是将所施加的基准时钟的相位或频率与来自分频器3的分频时钟的相位或频率进行比较的相位/频率比较器，51是根据相位/频率比较器50的输出生成控制信号并向VCO1及延迟线53输出的环路滤波器及电平移动器。

以下，说明其动作。