[发明专利]延迟电路、时钟生成电路及相位同步电路

权利要求书

1.一种延迟电路，备有：振荡装置，将所施加的基准时钟的相位与比较用时钟的相位进行比较，生成具有与该相位差对应的值的控制信号，至少利用由上述控制信号控制各自的延迟时间并连接成环路状的多个延迟元件生成上述比较用时钟，并改变上述控制信号，以使上述比较用时钟的相位与上述基准时钟的相位一致；存储装置，存储用于设定规定延迟时间的信息；及延迟装置，具有由来自上述振荡装置的上述控制信号控制各自的延迟时间的多个延迟元件，并根据存储在上述存储装置内的信息切换输入信号所通过的延迟元件的级数，以便对上述输入信号提供上述的规定延迟时间。

2.根据-权利要求1所述的延迟电路，其特征在于：备有串联连接的各自具有上述振荡装置、上述存储装置及上述延迟装置的多个延迟电路，上述各延迟电路，可以按彼此不同的时间步长设定各自的规定延迟时间。

3.根据权利要求1或2所述的延迟电路，其特征在于：在各延迟电路中，按相同的半导体工艺形成上述振荡装置中所包含的多个延迟元件及上述延迟装置中所包含的多个延迟元件。

4.一种时钟生成电路，备有至少一个延迟电路及时钟生成装置，该至少一个延迟电路，分别包括：振荡装置，将所施加的基准时钟的相位与比较用时钟的相位进行比较，生成具有与该相位差对应的值的控制信号，至少利用由上述控制信号控制各自的延迟时间并连接成环路状的多个延迟元件生成上述比较用时钟，并改变上述控制信号，以使上述比较用时钟的相位与上述基准时钟的相位一致；存储装置，存储用于设定规定延迟时间的信息；及延迟装置，具有由来自上述振荡装置的上述控制信号控制各自的延迟时间的多个延迟元件，并根据存储在上述存储装置内的信息决定为向输入信号提供规定的延迟时间而应使上述输入信号通过的延迟元件的级数，以便对上述输入信号提供和输出上述的规定延迟时间；该时钟生成装置，用于与至少一个上述延迟电路一起形成环路，生成具有规定的基本脉冲周期的时钟脉冲供给上述延迟电路，并通过与上述延迟电路协同动作而生成具有规定周期的时钟。

5.根据权利要求4所述的时钟生成电路，其特征在于：备有多个串联连接的延迟电路，该多个延迟电路分别包括：振荡装置，将所施加的基准时钟的相位与比较用时钟的相位进行比较，生成具有与该相位差对应的值的控制信号，至少利用由上述控制信号控制各自的延迟时间并连接成环路状的多个延迟元件生成上述比较用时钟，并改变上述控制信号，以使上述比较用时钟的相位与上述基准时钟的相位一致；存储装置，存储用于设定规定延迟时间的信息；及延迟装置，具有由来自上述振荡装置的上述控制信号控制各自的延迟时间的多个延迟元件，并根据存储在上述存储装置内的信息决定为向输入信号提供规定的延迟时间而应使上述输入信号通过的延迟元件的级数，以便对上述输入信号提供和输出上述的规定延迟时间；上述各延迟电路，可以按彼此不同的时间步长设定各自的规定延迟时间，上述多个延迟电路，与时钟生成装置形成环路。

6.根据权利要求4或5所述的延迟电路，其特征在于：在各延迟电路中，按相同的半导体工艺形成上述振荡装置中所包含的多个延迟元件及上述延迟装置中所包含的多个延迟元件。

7.根据权利要求4或5所述的时钟生成电路，其特征在于：上述时钟生成装置，是使与其一起形成环路的串联连接的至少一个上述延迟电路的输出信号反相从而通过与上述延迟电路协同动作而生成具有规定周期的时钟的装置。

8.根据权利要求4或5所述的时钟生成电路，其特征在于：上述时钟生成装置，包含：控制装置，将所施加的基准时钟的相位与根据该基准时钟生成的比较用时钟的相位进行比较，生成具有与该相位差对应的值的控制信号，利用由上述控制信号控制延迟时间并连接成环路状的延迟部生成上述比较用时钟，并改变上述控制信号，以使上述比较用时钟的相位与上述基准时钟的相位一致；及延迟装置，使与该时钟生成装置一起形成环路的串联连接的至少一个延迟电路的输出信号反相，同时将由来自上述控制装置的上述控制信号控制的延迟时间提供给上述输出信号，并通过与上述延迟电路协同动作而生成具有规定周期的时钟。

9.根据权利要求8所述的时钟生成电路，其特征在于：时钟生成装置的上述控制装置，具有由控制信号控制各自的延迟时间并作为连接成环路状的延迟部的多个延迟元件，时钟生成装置的上述延迟装置，是由来自上述控制装置的上述控制信号控制各自的延迟时间的串联连接的多个延迟元件。