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[发明专利]一种CMOS SOI射频开关电路-CN201710271983.6有效
发明人：朱雄辉;刘斌;周勇 -专利权人：深圳市中兴微电子技术有限公司
申请日： 2017-04-24 - 公布日： 2021-12-28 - 主分类号： H03K17/041 文献下载
摘要：本文公布了一种CMOS SOI射频开关电路，包括：主NFET Stack、辅助NFET Stack、PFET Stack、第一电容以及第二电容；所述主NFET Stack和所述辅助NFET Stack的栅极分别逐级与所述PFET Stack的漏源极连接；所述主NFET Stack一端连接辅助NFET Stack和第一电容，另一端接地；所述辅助NFET Stack一端连接主NFET Stack和第二电容，另一端接地；所述本申请能够在不降低NFET栅极电容的前提下提高开关切换速度。
一种 cmos soi 射频开关电路

[发明专利]降低绝缘体上硅晶体管寄生双极电流的方法和装置-CN99123180.5有效
发明人：邝仁德;陆鹏飞;玛丽·约瑟夫·萨卡曼多 -专利权人：国际商业机器公司
申请日： 1999-10-27 - 公布日： 2004-06-02 - 主分类号： H01L29/78 文献下载
摘要：在降低绝缘体场效应晶体管(“FET”)中的寄生双极电流的方法和装置中，对于n型FET，响应于NFET的开启，绝缘体NFET的体被电隔离。这使电荷能够结合NFET的开启而积累在体上，临时降低了绝缘体NFET的阈值电压。响应于绝缘体NFET的关断，体上的至少一部分电荷被放电。这一体放电降低了若体在NFET被关断期间已经被充电而重新开启NFET时可能产生的寄生双极电流。
降低绝缘体晶体管寄生电流方法装置

[实用新型]一种CMOS跨阻放大器-CN201921371152.7有效
发明人：邹何洪 -专利权人：杭州洪芯微电子科技有限公司
申请日： 2019-08-22 - 公布日： 2020-05-22 - 主分类号： H03F1/02 文献下载
摘要：CMOS跨阻放大器，包括反相放大电路和反馈电阻，反向放大电路包括输入端和输出端；反馈电阻耦接与反相放大电路的输入端和输出端之间；反向放大电路包括至少三个依次连接的放大单元，每一放大单元包括至少三个相互耦接的nFET，即输入信号接收部nFET、中间部nFET和直流信号接收部nFET，中间部nFET耦接于输入信号接收部nFET与直流信号接收部nFET之间的位置，输入信号接收部nFET和中间部nFET的公共连接端用于输出放大后的电压信号本实用新型的CMOS跨阻放大器通过增设至少一个nFET，使每一级放大单元的工作电压占据供电电压的比例上升，提高了供电电压的资源利用率，同时也降低了供电电压的非必要能耗。
一种 cmos 放大器

[发明专利]基于神经网络的FinFET器件性能预测及结构优化方法-CN202210188696.X在审
发明人：王树龙;刘海宇;赵银锋;刘晨钰;赵蓉;马兰;马浩 -专利权人：西安电子科技大学
申请日： 2022-02-28 - 公布日： 2022-06-24 - 主分类号： G06F30/17 文献下载
摘要：本发明涉及微电子器件技术与人工智能技术领域领域，具体涉及基于神经网络的F i nFET器件性能预测及结构优化方法。本发明使用神经网络对F i nFET器件结构和电学性能之间的关系进行学习，从而可以根据F i nFET器件结构快速预测出F i nFET器件的电学性能，也可根据F i nFET器件的电学性能获得优化的Fi nFET器件结构，很好地解决了传统的数值模拟方法的开发周期长、效率低、成本高的问题，满足了F i nFET器件快速发展的需求。
基于神经网络 finfet 器件性能预测结构优化方法

[发明专利]用于分别优化在同一半导体芯片内的PMOS和NMOS晶体管的薄栅极电介质的方法以及由此制造的器件-CN200480025952.3有效
发明人：安东尼·I·乔;古川俊治;帕特里克·R·瓦里坎普;杰弗里·W·斯莱特;关口章久 -专利权人：国际商业机器公司
申请日： 2004-09-07 - 公布日： 2006-10-18 - 主分类号： H01L21/8238 文献下载
摘要：一种形成CMOS半导体(10)材料的方法，分别覆盖有PFET(16)和NFET(14)栅极电介质层的PFET区域(16)和NFET区域(14)形成在半导体衬底(12)上，PFET(16)和NFET(14提供具有PFET(16)区域和NFET(14)区域的硅衬底(12)并在其上方形成PFET和NFET栅极氧化物层。提供NFET栅极氧化物层的氮化，以在NFET区域之上形成具有与第一浓度水平不同的氮原子浓度水平的NFET栅极电介质层(40)。NFET栅极电介质层(40)和PFET栅极电介质层(42)可以具有相同的厚度。
用于分别优化同一半导体芯片 pmos nmos 晶体管栅极电介质方法以及由此

[发明专利]用于使用高K金属栅堆叠使能多V_t装置的方法-CN200880113646.3有效
发明人： M·M·弗兰克;A·库马尔;V·纳拉亚南;V·帕鲁丘里;J·斯雷特 -专利权人：国际商业机器公司
申请日： 2008-09-30 - 公布日： 2010-09-22 - 主分类号： H01L27/11 文献下载
摘要：在一方面，一种半导体装置包含：基板，其具有第一和第二nFET区域，以及第一和第二pFET区域；在基板上的位于第一nFET区域上方的逻辑nFET；在基板上的位于第一pFET区域上方的逻辑pFET；在基板上的位于第二nFET区域上方的SRAM nFET；以及在基板上的位于第二pFET区域上方的SRAM pFET，各自包含栅堆叠，所述栅堆叠具有位于高K层上方的金属层。逻辑nFET栅堆叠还包含覆盖层，将金属层与高K层分开，其中覆盖层还被配置为相对于逻辑pFET、SRAM nFET、以及SRAM pFET中的一个或更多个的阈值电压，偏移逻辑nFET的阈值电压。
用于使用金属堆叠使能多 sub 装置方法

[发明专利]一种改善NFET性能的应力层的形成方法-CN201010534160.6无效
发明人：张彬;任万春 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2010-11-05 - 公布日： 2012-05-23 - 主分类号： H01L21/336 文献下载
摘要：一种改善NFET性能的应力层的形成方法，包括以下步骤：提供包含NFET的衬底；在所述NFET表面形成氧化硅层；对所述氧化硅层进行氮化处理，以形成隔绝层；在所述隔绝层表面形成应力层。综上所述，本发明在含有NFET的衬底上形成氧化硅层后，对氧化硅层进行氮化处理，以形成隔绝层。所述隔绝层能够阻隔在后续形成的应力层中的氢进入有源区，从而避免氢与硼发生反应，减小了硼钝化和扩散的流失，从而有效改善NFET阈值电压，提高NFET的性能。
一种改善 nfet 性能应力形成方法

[发明专利]容限及故障安全设计的健全的ESD保护电路、方法、及设计结构-CN201080015983.6有效
发明人： J·B·坎皮;S·T·常;K·V·查蒂;R·J·戈希尔;J·李;M·穆哈玛德 -专利权人：国际商业机器公司
申请日： 2010-03-18 - 公布日： 2012-03-21 - 主分类号： H01L23/60 文献下载
摘要：电路(200)包括中间结控制电路(250)，其在ESD事件期间截断堆叠NFET静电放电(ESD)保护电路(焊盘215、接地220、顶部NFET 225、底部NFET 230、顶部电阻235、与底部电阻240)的顶部NFET(225)。
容限故障安全设计健全 esd 保护电路方法结构

[发明专利]提高驱动电流的双层nFET埋设应激物元件和集成-CN201080048613.2有效
发明人： V.奥恩塔鲁斯;K.钱;A.杜比;李金红;朱正茂 -专利权人：国际商业机器公司
申请日： 2010-10-15 - 公布日： 2012-07-18 - 主分类号： H01L21/336 文献下载
摘要：本发明公开一种包括双层nFET埋设应激物元件的半导体结构。双层nFET埋设应激物元件可集成到任何CMOS工艺流程中。双层nFET埋设应激物元件包括无注入损坏的第一外延半导体材料的第一层，其具有与半导体衬底的晶格常数不同的晶格常数并且在nFET栅极堆叠体的器件沟道中施加张应力。典型地并且在半导体由硅组成时，双层nFET埋设应激物元件的第一层由Si:C组成。双层nFET埋设应激物元件还包括第二外延半导体材料的第二层，其具有低于第一外延半导体材料的掺杂剂扩散阻力。典型地并且在半导体由硅组成时，双层nFET埋设应激物元件的第二层由硅组成。只有双层nFET埋设应激物元件的第二层包括注入的源极/漏极区域。
提高驱动电流双层 nfet 埋设应激元件集成

[发明专利]支持低存储器单元电容的DRAM读出放大器-CN201080050288.3无效
发明人： T·沃吉而桑;G·B·布罗纳 -专利权人：拉姆伯斯公司
申请日： 2010-11-19 - 公布日： 2012-07-18 - 主分类号： G11C11/4091 文献下载
摘要：读出放大器还包括n型场效应晶体管配对，其包括将位线或者补码位线选择性地耦合到接地的交叉耦合NFET。NFET配对轻度掺杂以提供在NFET配对中NFET之间的低阈值电压失配。在一种变化中，NFET的栅极材料选择成具有补偿NFET中因轻度衬底掺杂所致的负阈值电压的功函数。在另一变化中，读出放大器还包括交叉耦合锁存NFET配对。该锁存NFET正常掺杂并配置成在轻度掺杂的NFET完成读出位线上的电压之后锁存位线上的电压。
支持存储器单元电容 dram 读出放大器

[实用新型]互补转换驱动电路-CN200820162000.1无效
发明人：陶学峰;梁学龙;孙晓瑞 -专利权人：苏州力宝电子有限公司
申请日： 2008-10-27 - 公布日： 2009-12-16 - 主分类号： H03K19/0175 文献下载
摘要：本实用新型公开了一种互补转换之驱动电路，包括有二个PFET驱动端及二个NFET驱动端的方波控制器，上述四个驱动端分别经一反向驱动器后分别输出至NFET管的栅极与PFET管的栅极。本实用新型将方波控制器之每一驱动端加入一反相驱动器，因PFET驱动讯号反相后与NFET驱动讯号相同，且NFET驱动讯号反相后与PFET驱动讯号相同，故将因PFET驱动讯号反相后接至NFET，且NFET驱动讯号反相后接至
互补转换驱动电路

[发明专利]一种半导体器件及其制造方法-CN201510232427.9有效
发明人：肖德元 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2015-05-08 - 公布日： 2019-09-27 - 主分类号： H01L27/092 文献下载
摘要：本发明提供一种半导体器件及其制造方法，该器件包括：半导体衬底，半导体衬底内具有相邻的NFET区域和PFET区域，半导体衬底包括基底、位于基底上的埋氧层以及形成于埋氧层上的跨越NFET区域和PFET区域的鳍片；形成于NFET区域内的无结NFET和形成于PFET区域内的反型模式PFET，无结NFET具有完全金属硅化物源极和漏极，反型模式PFET的P型浅掺杂漏极掺杂区域与无结NFET的漏极相连。无结NFET通过完全金属硅化物技术可以实现电流不仅在表面传导还可以在体内传导的传导机制，其在沟道区完全耗尽时关闭。
一种半导体器件及其制造方法

[发明专利]间隔物整合的方法及所产生的装置-CN201710331380.0有效
发明人：乔治·罗伯特·姆芬格;R·施波雷尔;R·J·卡特;彼特·巴尔斯;H·J·特厄斯;J·亨切尔 -专利权人：格罗方德半导体公司
申请日： 2017-05-11 - 公布日： 2021-01-15 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及间隔物整合的方法及所产生的装置，所提供的是一种就SG与EG结构以相异宽度形成匹配的PFET/NFET间隔物的方法、及一种就SG NFET与SG PFET结构及PFET/NFET EG结构形成相异宽度氮化物间隔物的方法具体实施例包括提供PFET SG与EG结构及NFET SG与EG结构；在衬底上方形成第一氮化物层；形成氧化物衬垫；在PFET及NFET EG结构的侧壁上形成第二氮化物层；移除第一氮化物层及氧化物衬垫在PFETSG与EG结构上方的水平部分；在各PFET SG与EG结构的对立侧上形成RSD结构；移除第一氮化物层及氧化物衬垫在NFET SG与EG结构上方的水平部分；以及在各NFET SG与EG结构的对立侧上形成
间隔整合方法产生装置

[发明专利]FINFET结构及其形成方法-CN201410206585.2有效
发明人：程慷果;B·B·多里斯;A·卡基菲鲁兹;A·雷茨尼采克 -专利权人：国际商业机器公司
申请日： 2014-05-16 - 公布日： 2017-04-12 - 主分类号： H01L21/336 文献下载
摘要：所述结构还包括nFET区域，所述nFET区域包括由所述晶体硅层形成的硅鳍。在所述nFET区域中的所述含锗层被去除，从而在所述nFET区域中的所述晶体硅层下方产生空间。在所述空间内提供绝缘材料。通过浅沟槽隔离区使所述pFET区域与所述nFET区域电隔离。
finfet 结构及其形成方法

[发明专利]用具有不同的沟道材料的NFET和PFET形成CMOS的结构和方法-CN201480023489.2有效
发明人：程慷果;B·B.·多丽丝;S·J·福尔摩斯;A·克哈基弗尔鲁茨 -专利权人：格罗方德半导体股份有限公司
申请日： 2014-10-14 - 公布日： 2019-04-23 - 主分类号： H01L21/8238 文献下载
摘要：在实施例中，在半导体结构的PFET侧形成锗硅(SiGe)，而硅置于半导体结构的NFET侧。在PFET和NFET之间形成窄的隔离区。NFET鳍由硅构成而PFET鳍由锗硅构成。
用具不同沟道材料 nfet pfet 形成 cmos 结构方法

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