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[发明专利]一种可配置FIFO深度的装置及方法-CN202111189599.4在审
发明人：朱修利 -专利权人：芯河半导体科技（无锡）有限公司
申请日： 2021-10-13 - 公布日： 2021-12-21 - 主分类号： G06F5/10 文献下载
摘要：本发明涉及数据收发技术领域，尤其涉及一种可配置FIFO深度的装置，RAM划分成若干个block块，用0～N‑1标记每个block，并建立一个初始链表；多路FIFO通过链表调度装置共享RAM。本发明使多路FIFO既能公用一套RAM缓存，又能保证每路FIFO的深度可配，方便根据业务需求，灵活分配空间。本发明通过链表方式，使得80路FIFO共享这块大的RAM，并根据业务需求，通过配置，当业务不需要80路FIFO，如使用17路FIFO，也可以共享这块空间。
一种配置 fifo 深度装置方法

[发明专利]一种零延迟FIFO电路及电子设备-CN202011401340.7有效
发明人：文湘鄂;徐辉;东健慧;王世超;张磊;刘洋;束文韬;宋磊;贾惠柱 -专利权人：北京博雅慧视智能技术研究院有限公司
申请日： 2020-12-03 - 公布日： 2022-02-22 - 主分类号： G06F5/10 文献下载
摘要：本申请公开了一种零延迟FIFO电路及电子设备，其中零延迟FIFO电路包括数据通道和状态机；状态机分别与数据通道中的RAM FIFO、第一多路选通、第二多路选通通信连接，状态机根据RAM FIFO、第一寄存器组、第二寄存器组中数据的状态，输出控制信号，以完成先进入所述FIFO电路的数据先被读取的操作。相较于现有技术，本申请中通过状态机的控制，用两级寄存器组加上RAM FIFO实现了零延迟FIFO电路，使得该FIFO电路兼具容量大和使用方便的优点。
一种延迟 fifo 电路电子设备

[发明专利]一种数据发送和接收方法、装置、设备及存储介质-CN202210130230.4在审
发明人：郑侃 -专利权人： OPPO广东移动通信有限公司
申请日： 2022-02-11 - 公布日： 2022-05-27 - 主分类号： G06F13/16 文献下载
摘要：本申请实施例公开了一种数据发送和接收方法、装置、设备及存储介质，第一处理模块通过第一总线访问FIFO(发送FIFO或接收FIFO)，第二处理模块通过缓冲器通用接口与缓冲器(发送缓冲器或接收缓冲器)相连，再通过第二总线访问FIFO。执行数据发送和接收时，基于控制寄存器中FIFO(发送FIFO或接收FIFO)的控制参数确定FIFO的读数据量或写数据量；基于读数据量或写数据量，第一处理模块通过第一总线读或写FIFO，第二处理模块通过缓冲器和第二总线读或写FIFO，使第一处理模块和第二处理模块之间进行缓冲数据交换，从而实现了一种接口友好的跨模块之间的数据交换，减少了总线负担。
一种数据发送接收方法装置设备存储介质

[发明专利]一种PCIe交换电路的出端口事务处理装置及方法-CN202310180550.5在审
发明人：翟宝峰;王剑峰;郝奎;祁美娟;王蕊琪;杨靓;李海松;刘红卫 -专利权人：西安微电子技术研究所
申请日： 2023-02-28 - 公布日： 2023-05-23 - 主分类号： G06F13/42 文献下载
摘要：本发明提供一种PCIe交换电路的出端口事务处理装置及方法，包括主控制模块，所述主控制模块交互连接有界限生成和载荷FIFO控制模块、信息生成和头FIFO控制模块和端口仲裁逻辑模块，界限生成和载荷FIFO控制模块交互连接有解析转换模块和两个载荷FIFO，信息生成和头FIFO控制模块交互连接有载荷接收和转换模块和三个包头FIFO，解析转换模块交互连接有载荷接收和转换模块和端口仲裁逻辑模块，所述端口仲裁逻辑模块交互连接有仲裁表及其加载模块，三个包头FIFO和两个载荷FIFO输出端均连接有读取发送模块；本申请以三个包头FIFO和两个载荷FIFO分类存储了接收的事务包，事务的写入和读取控制简单可靠；避免了部分延迟敏感的输入端口的事务无法及时通过该出端口输出
一种 pcie 交换电路端口事务处理装置方法

[发明专利]一种实现FFT运算的装置及方法-CN201310662842.9有效
发明人：雷韶华;陈岚;倪茂 -专利权人：中国科学院微电子研究所
申请日： 2013-12-09 - 公布日： 2014-02-26 - 主分类号： G06F17/14 文献下载
摘要：本申请提供了一种实现FFT运算的装置及方法，装置包括：第一FIFO存储器，用于存储待运算偶数点序列；第二FIFO存储器，用于存储待运算奇数点序列；旋转因子存储器，用于存储旋转因子；蝶算单元，用于在同一时钟周期从第一FIFO存储器读取待运算的偶数点数据，从第二FIFO存储器读取待运算的奇数点数据，从旋转因子存储器读取旋转因子，进行蝶形运算，得到第一蝶算结果和第二蝶算结果；第一FIFO缓存，用于存储第一蝶算结果；第二FIFO缓存，用于存储第二蝶算结果；第一数据选择单元，用于基于控制信号确定将第一FIFO缓存和第二FIFO缓存中的两个蝶算结果存储至第一FIFO存储器还是第二FIFO存储器。
一种实现 fft 运算装置方法

[发明专利]一种FIFO存储器的深度设置方法、系统及电子设备-CN202211519259.8有效
发明人：沈欣舞;李树青 -专利权人：苏州浪潮智能科技有限公司
申请日： 2022-11-30 - 公布日： 2023-03-03 - 主分类号： G06F5/10 文献下载
摘要：本申请公开了一种FIFO存储器的深度设置方法、系统及电子设备，所属的技术领域为芯片设计技术。FIFO存储器的深度设置方法包括：在目标芯片中设置包含统计分析模块的FIFO存储器；在目标芯片的芯片软件的运行过程中，利用统计分析模块获取FIFO存储器的高占用参数值和低占用参数值；其中，高占用参数值为FIFO存储器的已占用FIFO深度高于第一水位线的时长或次数，低占用参数值为FIFO存储器的已占用FIFO深度低于第二水位线的时长或次数；第一水位线高于第二水位线；根据高占用参数值和低占用参数值设置FIFO本申请能够合理设置FIFO存储器的深度，提高芯片内部的数据传输性能。
一种 fifo 存储器深度设置方法系统电子设备

[发明专利]一种基于FPGA的目标聚类实现方法及装置-CN201710770408.0有效
发明人：马筱青;任泓璇;姜童;薛强;孙星;张选民;孙嘉 -专利权人：西安空间无线电技术研究所
申请日： 2017-08-31 - 公布日： 2020-04-10 - 主分类号： G01S13/90 文献下载
摘要：本发明公开了一种基于FPGA的目标聚类实现方法及装置，其中，该方法包括以下步骤：SAR图像经过检测得到超过检测门限点的行列位置向量；在FPGA中建立三个先入先出队列，将所有待聚类的元素放入FIFO1中；将FIFO1的所有待聚类的元素依次读出，将第一个元素的坐标与所有元素坐标相比较进行聚类，能够聚成同一个目标的元素放入FIFO2，否则将元素放入FPGA的FIFO3；判断FIFO3是否为空，若为空则表示FIFO2中的所有元素都聚为一类目标；若FIFO3非空且FIFO2中元素个数为1，则FIFO2中的一个元素聚类成为一点，将步骤3中的FIFO3的数据写入FIFO1中，从步骤3开始进行新一个目标的聚类。
一种基于 fpga 目标实现方法装置

[发明专利]一种协处理器、电子器件及电子设备-CN202210028064.7在审
发明人：张子裕 -专利权人：海光信息技术股份有限公司
申请日： 2022-01-11 - 公布日： 2022-04-19 - 主分类号： G06F5/06 文献下载
摘要：本申请提供一种协处理器、电子器件及电子设备，协处理器包括：命令FIFO和运算FIFO；取命令模块，与命令FIFO连接，用于获取命令并存放于命令FIFO；取运算参数模块，与运算FIFO连接用于获取运算参数并存放于运算FIFO；控制器分别与取命令模块和取运算参数模块连接，用于在一条命令成功写入命令FIFO后，控制取命令模块获取下一条命令，以及用于在一条命令对应的运算参数成功写入运算FIFO后，控制取运算参数模块获取下一条命令对应的运算参数；算法引擎，分别与控制器和运算FIFO连接，用于在接收到命令后，取出该命令的运算参数进行运算。
一种处理器电子器件电子设备

[发明专利]基于请求链路的星载多通道多速率高速数据接口系统-CN202310154263.7在审
发明人：华璐;王瑞;李福;张伟;王鸣涛;胡西阁;李召;张丹丹;王宇 -专利权人：西安空间无线电技术研究所
申请日： 2023-02-22 - 公布日： 2023-06-23 - 主分类号： H04B7/185 文献下载
摘要：本申请涉及一种基于请求链路的星载多通道多速率高速数据接口系统，包括：第一级FIFO缓存，多个第二级FIFO缓存，第一级FIFO缓存通过时分的方式向多个第二级FIFO缓存传输数据，每个时隙对应一个第二级FIFO缓存，每个时隙内根据各个第二级FIFO缓存的将满状态确定是否向各个第二级FIFO缓存写数。本申请在请求链路下，使用两级FIFO缓存进行数据缓存，通过状态检测模块分时检测各个第二级FIFO缓存将满标志的方式，实现对单通道输入数据进行通道转发、基带处理、数模转换等功能，提升了星载数传系统的集成度
基于请求星载多通道速率高速数据接口系统

[发明专利]确定性FIFO缓冲器-CN201510024382.6有效
发明人： D·W·孟德尔;D·豪 -专利权人：阿尔特拉公司
申请日： 2015-01-16 - 公布日： 2019-07-05 - 主分类号： G06F5/10 文献下载
摘要：本发明的各实施例涉及确定性FIFO缓冲器。一个实施例涉及一种用于确定FIFO缓冲器的延时的方法。最高位被从FIFO写计数器和FIFO读计数器提供给输入比较逻辑，该输入比较逻辑在具有相同逻辑电平的最高写位和最高读位和具有不同逻辑电平的最高写位和最高读位之间区分。基于输入比较逻辑的输出来确定FIFO缓冲器的占用水平以及因此的延时。另一实施例涉及一种FIFO缓冲器，该FIFO缓冲器具有各自具有比对FIFO缓冲器寻址所需位长度长一位的位长度的写计数器和读计数器。另一实施例涉及一种调整FIFO缓冲器的延时的方法。其他实施例和特征也被公开。
确定性 fifo 缓冲器

[发明专利]一种实时加密SD卡及高速加解密方法-CN200910027570.9有效
发明人：王忠海;林雄鑫;肖佐楠;郑茳 -专利权人：苏州国芯科技有限公司
申请日： 2009-05-12 - 公布日： 2009-10-21 - 主分类号： G06K19/07 文献下载
摘要：一种实时加密SD卡及高速加解密方法，SD卡包括SD接口(106)、SD卡应用模块、SD卡控制器、SD卡数据通道、加密算法模块(102)、内部存储器(103)、CPU(104)、FIFO缓存器、FIFO控制器本发明利用FIFO控制器(101)中第二控制位(202)和第三控制位(203)的交替使能来切换SD接口(106)、加密算法模块(102)和SD卡应用模块的逻辑地址，与第一FIFO缓存区(109)、第二FIFO缓存区(110)和第三FIFO缓存区(111)的物理地址之间的映射关系，使第一FIFO缓存区(109)、第二FIFO缓存区(110)和第三FIFO缓存区(111)轮流跟随SD接口(106)、加密算法模块
一种实时加密 sd 高速解密方法

[发明专利]实时加密U盘及高速加解密方法-CN200910030684.9有效
发明人：王忠海;林雄鑫;肖佐楠;郑茳 -专利权人：苏州国芯科技有限公司
申请日： 2009-04-21 - 公布日： 2009-09-23 - 主分类号： G11C7/24 文献下载
摘要：一种实时加密U盘及高速加解密方法，包括：USB接口(106)、闪存(108)、闪存控制器(107)、加密算法模块(102)、内部存储器(103)、CPU(104)、FIFO缓存器、FIFO控制器(101本发明利用FIFO控制器(101)中第二控制位(202)和第三控制位(203)的交替使能来切换USB接口(106)、加密算法模块(102)和闪存控制器(107)的逻辑地址，与第一FIFO缓存区(109)、第二FIFO缓存区(110)和第三FIFO缓存区(111)的物理地址之间的映射关系，使第一FIFO缓存区(109)、第二FIFO缓存区(110)和第三FIFO缓存区(111)轮流跟随USB接口(106
实时加密高速解密方法

[发明专利]对Nandflash的坏块和空块进行统一管理的FIFO系统-CN201210021231.1有效
发明人：迟志刚 -专利权人：上海华虹集成电路有限责任公司
申请日： 2012-01-31 - 公布日： 2017-07-04 - 主分类号： G06F13/16 文献下载
摘要：本发明公开了一种对Nandflash的坏块和空块进行统一管理的FIFO系统。该FIFO系统在第一次使用所述与非型闪存Nandflash时进行初始化。使用时，当系统需要一个空块时，从FIFO存储单元中读取出一空块使用；当系统擦除FIFO存储单元产生新空块时，将新空块的编号写入到FIFO存储单元中。当系统发现一个坏块时，将该坏块的编号写入到FIFO存储单元中，并置位该坏块的坏块标记为1。当系统从FIFO存储单元读到一个坏块时，不做使用并继续读FIFO存储单元，直到读到一个空块为止。本发明将坏块管理操作和空块管理操作利用一个FIFO系统实现，既节省了存储空间，又节省了时间。
nandflash 进行统一管理 fifo 结构

[发明专利]一种片上系统及其通信交互方法-CN201710159910.8有效
发明人：韩璐 -专利权人：数据通信科学技术研究所;兴唐通信科技有限公司
申请日： 2017-03-17 - 公布日： 2019-09-10 - 主分类号： G06F13/362 文献下载
摘要：本发明涉及一种片上系统及其通信交互方法，包括一个主模块和N个从模块，N≥2，主模块输出FIFO、主模块输入FIFO、从模块输出FIFO、从模块输入FIFO、FPGA分流逻辑模块、AXI4总线仲裁逻辑模块；主模块和从模块之间设置有上行通道和下行通道，上行通道包括依次连接的从模块输出FIFO、AXI4总线仲裁逻辑模块和主模块输入FIFO，下行通道包括依次连接的主模块输出FIFO、FPGA分流逻辑模块和从模块输入FIFO，主从模块通过上下行通道连接。采用FPGA内部分流逻辑通道作为主模块向从模块进行指令分发的下行通道，AXI4总线的写通道作为从模块向主模块传输指令的上行通道，通过异步FIFO来完成上下行通道的接口的统一和跨时钟功能的实现。
一种系统及其通信交互方法

[发明专利]一种视频压缩系统、方法、计算机可读存储介质及服务器-CN202210340428.5有效
发明人：张贞雷;李拓;满宏涛;刘同强;周玉龙;邹晓峰;王贤坤 -专利权人：苏州浪潮智能科技有限公司
申请日： 2022-04-02 - 公布日： 2022-07-19 - 主分类号： H04N19/186 文献下载
摘要：本发明公开了一种视频压缩系统、方法、计算机可读存储介质及服务器，视频压缩系统包括色彩空间转换模块、存储器、FIFO阵列模块、读写控制模块、视频压缩控制模块，存储器包括缓存空间和压缩数据存储空间，FIFO阵列模块包括多个FIFO，FIFO用于存储Y分量或V分量或U分量数据，FIFO阵列模块配置为基于FIFO的数量对应设置FIFO的位宽以使FIFO同时存储相邻两行的Y分量或U分量或V分量数据；读写控制模块配置为在每个时钟周期依次从对应的FIFO中读取相邻两行对应位置的Y分量或U分量或V分量数据发送给视频压缩控制模块。
一种视频压缩系统方法计算机可读存储介质服务器