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[发明专利]ATM多业务接入交换机中线速处理信元的方法和装置-CN201110459962.X有效
发明人：王彦珍 -专利权人：北京大唐高鸿软件技术有限公司
申请日： 2011-12-31 - 公布日： 2017-02-08 - 主分类号： H04L12/931 文献下载
摘要：本发明涉及一种ATM多业务接入交换机中线速处理信元的方法和装置，装置基于FPGA实现，包括入进转换VPI/VCI状态机与外出转换VPI/VCI状态机；每个物理端口的信元进方向设有入进接收FIFO队列与入进发送FIFO队列，信元出方向设有外出发送FIFO队列与外出接收FIFO队列；入进转换VPI/VCI状态机从不为空的入进接收FIFO队列中读取信元，并将经转换后的信元写入入进发送FIFO队列；外出转换VPI/VCI状态机从不为空的外出接收FIFO队列中读取信元，并将经转换后的信元写入外出发送FIFO队列。
atm 业务接入交换机中线处理方法装置

[发明专利]CCD信号处理电路高速数据流仲裁控制方法-CN201310005448.8有效
发明人：张晓琳 -专利权人：江苏涛源电子科技有限公司
申请日： 2013-01-08 - 公布日： 2013-04-03 - 主分类号： G06F5/06 文献下载
摘要：本发明涉及信号处理电路数据流控制方法技术领域，尤其是一种CCD信号处理电路高速数据流仲裁控制方法，包括算法模块、读地址FIFO缓冲模块、读数据FIFO缓冲模块、写地址FIFO缓冲模块、写数据FIFO缓冲模块、DDR2仲裁控制器和DDR2控制器，算法模块向DDR2仲裁控制器提出读、写请求，读地址FIFO缓冲模块、读数据FIFO缓冲模块、写地址FIFO缓冲模块、写数据FIFO缓冲模块分别缓存欲读写的地址和数据
ccd 信号处理电路高速数据流仲裁控制方法

[发明专利]双端口RAM读取数据后更新数据的方法及系统-CN201110027241.1有效
发明人：徐心明;刘伟达;王红旗 -专利权人：中兴通讯股份有限公司
申请日： 2011-01-25 - 公布日： 2012-07-25 - 主分类号： G06F5/16 文献下载
摘要：本发明公开了一种双端口RAM读取数据后更新数据的方法，在未触发先进先出(FIFO)缓存源端的写使能信号时，使用FIFO缓存源端为即将写入双端口随机存储器(RAM)的写地址信号和写数据信号做缓存准备；在未触发FIFO缓存目的端的写使能信号时，使用FIFO缓存目的端为即将读出双端口RAM的读地址信号和读数据信号做缓存准备；利用FIFO缓存源端的空标志信号和FIFO缓存目的端的空标志信号构造片选信号，将FIFO缓存源端和FIFO缓存目的端中的数据分时写入双端口RAM。
端口 ram 读取数据更新方法系统

[发明专利]卷积Turbo码译码器的等待队列控制方法及装置-CN200710196546.9有效
发明人：吕闻;吴枫 -专利权人：中兴通讯股份有限公司
申请日： 2007-11-29 - 公布日： 2009-06-10 - 主分类号： H04L1/00 文献下载
摘要：一种卷积Turbo码译码器的等待队列控制方法及装置，首先高速总线接口输入FEC块；按轮询的优先级原则接收FEC块并按照先入先出方式缓存到各FIFO队列中；如果有FEC块发送到各FIFO队列中，则根据各分卷积Turbo码译码器发送的读FIFO队列请求，查询前级FIFO队列状态和当前各FIFO队列优先级，根据各分卷积Turbo码译码器发送的读FIFO队列请求数，将对应个数的优先级较高的非空FIFO队列内的FEC块发送给各发出读FIFO队列请求的分卷积Turbo码译码器。
卷积 turbo 译码器等待队列控制方法装置

[发明专利]一种AAC音频实时解码容错控制方法-CN201010287744.8无效
发明人：毛峡;邵伟国 -专利权人：北京航空航天大学
申请日： 2010-09-19 - 公布日： 2011-05-18 - 主分类号： G10L19/00 文献下载
摘要：该容错控制方法主要包括：AAC解码输入FIFO，该FIFO可以容纳2帧AAC码流，防止突发情况下因AAC解码器无法实时取走数据所造成的AAC码流丢失；AAC解码输出FIFO，该FIFO可以容纳3.5帧解码后的PCM数据，当此FIFO的数据量小于2帧时，AAC解码器对解码后的PCM数据进行插值再发送到解码输出FIFO，防止因AAC码流在数据传输过程中因存在数据误码、丢失所引起的输出音频中断；预留缓冲区，预留一帧PCM数据，在突发情况下，解码输出FIFO即将为空时产生中断信号，AAC解码器接收到该中断信号后立即将预留缓冲区的数据发送到解码输出FIFO，防止输出音频中断。
一种 aac 音频实时解码容错控制方法

[发明专利]一种带有FIFO的快速通信方法-CN201811009113.2在审
发明人：不公告发明人 -专利权人：泰顺派友科技服务有限公司
申请日： 2018-08-31 - 公布日： 2020-03-10 - 主分类号： G06F5/06 文献下载
摘要：一种带有FIFO的快速通信方法，包括数据发送单元、FIFO缓存单元、FPGA单元和通信接口单元。数据发送单元的电信号连接到FIFO缓存单元的输入端，FIFO缓存单元的输出端连接到FPGA单元的输入端，FPGA单元的输出端连接通信接口单元。
一种带有 fifo 快速通信方法

[发明专利]基于随机访问存储器的先入先出存储器的电路结构-CN201510179787.7有效
发明人：赵元;刘强 -专利权人：浪潮电子信息产业股份有限公司
申请日： 2015-04-16 - 公布日： 2017-12-01 - 主分类号： G06F5/06 文献下载
摘要：本发明提供一种基于随机访问存储器的先入先出存储器的电路结构，涉及芯片设计领域，构建一个多输入单输出的FIFO结构体，采用至少3个普通单一访问接口RAM存储体构建一个多访问接口RAM存储体，设定可配置的排序模式，设定独立的读写FIFO指针，根据写入时对应地址的向量标记位已经有标记实现FIFO上溢出错误标记，根据读出时对应地址的向量标记位没有标记实现输出FIFO下溢出错误标记。采用新型的FIFO结构，可以直接实现多路报文并行写入FIFO，然后根据设定的模式自动排序，串行从FIFO输出，自动实现完成并行存储与串行调度两种功能。
基于随机访问存储器先入先出电路结构

[发明专利]一种双端口虚拟FIFO数据交换的方法-CN201010612566.1有效
发明人：韩嫚丽;高杨;张珏辉 -专利权人：中国航空工业集团公司第六三一研究所
申请日： 2010-12-29 - 公布日： 2011-08-10 - 主分类号： G06F15/163 文献下载
摘要：本发明提出了一种双端口虚拟FIFO数据写入的方法，包括以下步骤：1)获取FIFO信号量；2)判断待发送的数据块长度与FIFO长度的关系；3)获取FIFO的头指针和尾指针，通过获取到的头指针和尾指针判断数据块的长度是否小于FIFO当前待写入空间的长度；若是，则进行步骤4)；4)计算数据块的校验和；5)在当前头指针所指的位置依次写入数据块的长度、数据块与校验和，并移动头指针；6)释放FIFO信号量。本发明的一种双端口虚拟FIFO数据交换的方法，适用于机载计算机中多处理器系统之间的数据交换。
一种端口虚拟 fifo 数据交换方法

[发明专利]一种应用于图像采集模块的数据处理系统-CN201711295090.1在审
发明人：程常清 -专利权人：成都爱特联科技有限公司
申请日： 2017-12-08 - 公布日： 2018-04-13 - 主分类号： H04N5/232 文献下载
摘要：本发明公开了一种应用于图像采集模块的数据处理系统，包括采集装置和处理器单元，所述处理器单元包括相互连接的DSP处理器和FPGA处理器，所述采集装置分别与DSP处理器和FPGA处理器连接，所述DSP处理器连接有FIFO存储器和FLASH闪存单元，所述FPGA处理器与FIFO存储器和FLASH闪存单元连接，所述FPGA处理器连接有串行总线控制器，所述FIFO存储器包括第一FIFO存储器和第二FIFO存储器，所述DSP处理器通过连接第一FIFO存储器和第二FIFO存储器与串行总线控制器连接，所述FPGA处理器分别与第一FIFO存储器和第二FIFO存储器连接，本发明既可以提高采集数据的效率，还可以进行多线路的扩展，具有结构简单、可靠性高
一种应用于图像采集模块数据处理系统

[发明专利]一种图像数据的读写控制系统及读写控制方法-CN202211004133.7在审
发明人：詹植铜;胡展;何再生 -专利权人：珠海一微半导体股份有限公司
申请日： 2022-08-22 - 公布日： 2022-12-02 - 主分类号： H04N5/907 文献下载
摘要：本发明公开一种图像数据的读写控制系统及读写控制方法，读写控制系统包括写控制模块、读控制模块、第一FIFO模块、第二FIFO模块以及第三FIFO模块；读控制模块，用于每当连续从所述第一FIFO模块读取同一行的像素数据的预设的前后两列的Y分量，则从所述第二FIFO模块读取同一行的像素数据的参考列的U分量，并从所述第三FIFO模块读取同一行的像素数据的参考列的V分量；读控制模块，还用于在写控制模块连续将预设的上下两行像素数据的Y分量写入第一FIFO模块的过程中，从第二FIFO模块内重复读取相匹配行的像素数据的参考列的U分量两次，从第三FIFO模块内重复读取相匹配行的像素数据的参考列的V分量两次。
一种图像数据读写控制系统控制方法

[发明专利]用于使用RDMA的低等待时间FIFO消息收发中支持多个发送器的系统和方法-CN201410035289.0有效
发明人： P·G·南迪;N·K·阿格拉沃尔;M·K·南比亚 -专利权人：塔塔咨询服务有限公司
申请日： 2014-01-24 - 公布日： 2018-04-27 - 主分类号： H04L29/08 文献下载
摘要：公开一种用于使用RDMA的低等待时间FIFO消息收发中支持多个发送器的系统和方法。传送系统将每个远程发送器进程映射到宿主节点的先进先出（FIFO）子队列和接收节点的相应FIFO子队列，将每个用户指派给子队列，接收消息并在每个用户的FIFO子队列中排列信息，并且将来自宿主节点的每个FIFO子队列的消息传送给接收器节点的相应FIFO子队列。接收系统接收消息并在每个用户的FIFO子队列中排列，并且在FIFO模式中通过循环技术从每个FIFO子队列读取消息。
用于使用 rdma 等待时间 fifo 消息收发支持发送系统方法

[发明专利]一种基于FPGA的视频压缩中YUV数据8x8block转换方法及装置-CN201710792552.4有效
发明人：张贞雷 -专利权人：苏州浪潮智能科技有限公司
申请日： 2017-09-05 - 公布日： 2020-09-18 - 主分类号： H04N19/426 文献下载
摘要：转换方法包括：利用矩阵转换公式，将RGB444格式数据转换为YUV444格式数据；将YUV444格式数据转换为YUV420格式数据，并分别利用16个FIFO来存储Y分量、8个FIFO存储U分量、8个FIFO存储V分量，存储队列依次记为Y_FIFO、U_FIFO及V_FIFO；依次读取所述S2中的16个Y_FIFO、8个U_FIFO及8个V_FIFO，分别得到256个Y分量、64个U分量以及64个V分量；将所述
一种基于 fpga 视频压缩 yuv 数据 x8block 转换方法装置

[发明专利]一种基于FPGA片外存储器的数据调用方法-CN201811545237.2有效
发明人：龙腾;魏鑫;陈禾;陈磊;陈亮 -专利权人：北京理工大学
申请日： 2018-12-17 - 公布日： 2020-09-29 - 主分类号： G06N3/063 文献下载
摘要：本发明提供一种基于FPGA片外存储器的数据调用方法，将特征图的数据逐行按顺序存储在fifo中，每次读写操作，前M个fifo输出当前存储的第一个数据，后M个fifo将当前存储的第一个数据回写到比其编号小L‑M的编号对应的fifo存储的数据尾部，同时，将特征图第L+1行的第一个数据写入第L‑1个fifo存储的数据尾部，将特征图第L+2行的第一个数据写入第L个fifo存储的数据尾部，这样使得fifo不断将数据按序输出fifo组外时，特征图剩下的数据又按序写入到fifo组中等待读取，直到完成整幅特征图的数据遍历；因此，本发明没有直接去调用FPGA片外存储器的数据，避免了复杂的地址跳变，大大提高了调用FPGA片外存储器数据的效率
一种基于 fpga 外存数据调用方法

[实用新型]一种应用于图像采集模块的数据处理系统-CN201721701191.X有效
发明人：程常清 -专利权人：成都爱特联科技有限公司
申请日： 2017-12-08 - 公布日： 2018-07-06 - 主分类号： H04N5/232 文献下载
摘要：本实用新型公开了一种应用于图像采集模块的数据处理系统，包括采集装置和处理器单元，所述处理器单元包括相互连接的DSP处理器和FPGA处理器，所述采集装置分别与DSP处理器和FPGA处理器连接，所述DSP处理器连接有FIFO存储器和FLASH闪存单元，所述FPGA处理器与FIFO存储器和FLASH闪存单元连接，所述FPGA处理器连接有串行总线控制器，所述FIFO存储器包括第一FIFO存储器和第二FIFO存储器，所述DSP处理器通过连接第一FIFO存储器和第二FIFO存储器与串行总线控制器连接，所述FPGA处理器分别与第一FIFO存储器和第二FIFO存储器连接，本实用新型既可以提高采集数据的效率，还可以进行多线路的扩展，具有结构简单、可靠性高
存储器串行总线控制器数据处理系统图像采集模块本实用新型处理器单元采集装置存储器连接采集数据单元连接多线路功耗应用

[发明专利]一种复用性强的FIFO控制模块及其管理内存的方法-CN200810117975.7有效
发明人：李晓强 -专利权人：北京中星微电子有限公司
申请日： 2008-08-19 - 公布日： 2009-01-14 - 主分类号： G06F13/16 文献下载
摘要：本发明涉及计算机领域的存储器控制技术，具体涉及一种复用性强的FIFO控制模块及其管理内存的方法。其组成结构包括FIFO主控模块、FIFO控制寄存器、读写指针控制模块、中断产生模块，FIFO主控模块与读写指针控制模块连接，FIFO控制寄存器分别与读写指针控制模块和中断产生模块连接。本发明所提供的FIFO控制模块无需任何修改就可以很方便的集成到各个SOC系统中去，使设计、验证的工作量大大降低，其可以很容易的用多级流水线来操作，能够达到很高的运行频率。
一种复用性强 fifo 控制模块及其管理内存方法