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专利名称

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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]用于改进编码的设备以及相关方法-CN201410838110.5有效
发明人： D·W·孟德尔 -专利权人：阿尔特拉公司
申请日： 2014-12-29 - 公布日： 2020-01-03 - 主分类号： H04L1/00 文献下载
摘要：设备包括编码器，该编码器适用于通过使用脉冲幅度调制(PAM)来对需要经由通信链路传输的数据位进行编码。编码器包括逻辑电路。逻辑电路适用于对位图案和数据位执行逻辑操作以便减小连续长度并且/或者改善数据位的DC平衡。
用于改进编码设备以及相关方法

[发明专利]确定性FIFO缓冲器-CN201510024382.6有效
发明人： D·W·孟德尔;D·豪 -专利权人：阿尔特拉公司
申请日： 2015-01-16 - 公布日： 2019-07-05 - 主分类号： G06F5/10 文献下载
摘要：本发明的各实施例涉及确定性FIFO缓冲器。一个实施例涉及一种用于确定FIFO缓冲器的延时的方法。最高位被从FIFO写计数器和FIFO读计数器提供给输入比较逻辑，该输入比较逻辑在具有相同逻辑电平的最高写位和最高读位和具有不同逻辑电平的最高写位和最高读位之间区分。基于输入比较逻辑的输出来确定FIFO缓冲器的占用水平以及因此的延时。另一实施例涉及一种FIFO缓冲器，该FIFO缓冲器具有各自具有比对FIFO缓冲器寻址所需位长度长一位的位长度的写计数器和读计数器。另一实施例涉及一种调整FIFO缓冲器的延时的方法。其他实施例和特征也被公开。
确定性 fifo 缓冲器

[发明专利]用于改善的通信的装置以及相关联的方法-CN201410090150.6有效
发明人： G·W·贝克勒;D·W·孟德尔 -专利权人：阿尔特拉公司
申请日： 2014-03-12 - 公布日： 2019-05-10 - 主分类号： H04L25/06 文献下载
摘要：一种装置包括发射机，该发射机被适配为向通信链路传输编码的信息。发射机包括DC平衡偏移生成器。DC平衡偏移生成器被适配为在信息被提供给通信链路之前偏移该信息的DC平衡。
用于改善通信装置以及相关方法

[发明专利]用于改进编码的装置及关联方法-CN201310516806.1有效
发明人： D·W·孟德尔;G·W·贝克勒 -专利权人：阿尔特拉公司
申请日： 2013-10-28 - 公布日： 2018-11-13 - 主分类号： H04L1/00 文献下载
摘要：一种装置，包括：编码器，适配成对数据位编码以用于经由链路的发射。编码器包括逻辑电路。逻辑电路适配成对位图案和数据位执行逻辑操作以便减少数据位的运行长度。
用于改进编码装置关联方法

[发明专利]用于为利用FEC编码器的系统实现按IEEE1588的精确时间戳的方法-CN201410093683.X有效
发明人： H·杨;D·W·孟德尔;K·杜韦尔;H·恩古;H·H·施密特 -专利权人：阿尔特拉公司
申请日： 2014-03-13 - 公布日： 2018-09-18 - 主分类号： H04L7/00 文献下载
摘要：公开了系统和方法，用于允许在例如精确时间协议（PTP）协议由通信系统使用时，在集成电路或设备内的通信系统中的媒体访问控制（MAC）层准确地确定时间戳点和时间戳值。准确的时间戳点和时间戳值的这种确定可以由通信系统使用以考虑和补偿来自由MAC层传输的数据帧中的前向纠错（FEC）子层变化的（多个）时移。从FEC向MAC提供反馈，以允许MAC准确地确定时间戳点和时间戳值，将数据帧的前导码对准由FEC子层输出的FEC比特块的开始。
用于利用 fec 编码器系统实现 ieee 1588 精确时间方法

[发明专利]用于局部重配置模拟的方法和系统-CN201210228928.6有效
发明人： D·W·孟德尔;M·A·哈拉夫;夏任新 -专利权人：阿尔特拉公司
申请日： 2012-06-29 - 公布日： 2017-06-16 - 主分类号： G06F9/445 文献下载
摘要：本发明的各实施方式涉及用于局部重配置模拟的方法和系统。具体地，公开了一种模拟可编程逻辑器件(PLD)的局部重配置的方法。包装器模块被合并到可在PLD中实现的逻辑描述。包装器模块代表第一逻辑设计。响应于接收参数，包装器模块改变以代表第二逻辑设计。根据各种实施方式，逻辑描述是可模拟源文件。可模拟源文件是如下源文件模拟程序使用所述可模拟源文件来模拟逻辑设计的局部重配置。可模拟源文件的包装器模块接收运行时间参数。在各种实施方式中，逻辑描述是可合成源文件。可合成源文件是如下源文件合成工具使用所述可合成源文件来将源文件编译到硬件中。可合成源的包装器模块接收编译时间参数。
用于局部配置模拟方法系统

[发明专利]可重构逻辑块-CN201210228939.4有效
发明人： D·W·孟德尔;G·赖;周璐;B·B·佩德森 -专利权人：阿尔特拉公司
申请日： 2012-06-29 - 公布日： 2017-03-29 - 主分类号： H03K19/177 文献下载
摘要：本发明涉及可重构逻辑块。提供一种可编程逻辑器件，其包括可以被配置为随机存取存储器(RAM)或者查找表(LUT)的诸如逻辑阵列块(LAB)的逻辑块。提供模式标记以指示诸如在逻辑块部分重构期间使用的配置RAM(CRAM)的配置逻辑的操作模式。提供使能读取标记以指示在数据验证过程期间是否将读出存储在配置逻辑中的值或者是否将读出已知状态。因此，配置逻辑的区域部分被包括以及不被包括在数据验证和校正过程中允许配置逻辑的区域存储设计状态以及用户定义状态二者。此外，配置逻辑的区域可以动态地从一个状态重构至另一个状态而不引起验证错误。
可重构逻辑

[发明专利]通过时钟信号速率调整的信号流控制-CN201310607286.5有效
发明人： G·W·巴克勒尔;D·W·孟德尔 -专利权人：阿尔特拉公司
申请日： 2013-10-09 - 公布日： 2014-04-09 - 主分类号： G05B19/418 文献下载
摘要：本发明提供控制电路和可调整时钟信号发生电路来控制电子器件和电子器件系统的信号发送速率。该控制电路可以接收状态信号，所述状态信号指示信号发送和接收电路的当前时钟速率以及信号接收电路的当前处理能力。然后该控制电路生成控制该可调整时钟信号发生电路的控制信号。该可调整时钟信号发生电路可被用来调整为信号发送和接收电路所生成的时钟信号的速率，其能够增加或减少这些电路之间的信号发送速率。
通过时钟信号速率调整控制

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