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[发明专利]一种高速串行通讯接口自适应时序校准方法-CN201210516499.2有效
发明人：孙强;施蕾;田宇斌;叶有时;刘群;刘波;吴一帆 -专利权人：北京控制工程研究所
申请日： 2012-11-30 - 公布日： 2013-04-10 - 主分类号： H04L7/00 文献下载
摘要：一种高速串行通讯接口自适应时序校准方法，采用FPGA实现，步骤如下：将高速串行通讯接口设定为校准模式；将高速串行通讯接口收到的串行数据转换为并行数据；调整采样时钟相位或采样延时，得到最佳采样点；将最佳采样点对高速串行通讯接口进行配置；高速串行通讯接口重新将接收到的串行数据转换为并行数据；将得到的并行数据与预设值进行比对，根据比对结果调整并行数据锁存时刻，使得高速串行通讯接口接收到的并行数据与预设值一致；将得到的数据锁存时刻结果对高速串行通讯接口进行配置；将高速串行通讯接口设定为传数模式。
一种高速串行通讯接口自适应时序校准方法

[发明专利]具有降低幅度功能的高速串行联机装置及其方法-CN03127829.9有效
发明人：张棋 -专利权人：威盛电子股份有限公司
申请日： 2003-08-11 - 公布日： 2004-02-11 - 主分类号： G06F13/00 文献下载
摘要：一种具有降低幅度功能的高速串行联机装置，用以接收并行数据，并据此输出具有降低幅度(de－emphasis)的传输差动对。高速串行联机装置包括并行转串行单元、前级驱动单元及输出驱动单元。并行转串行单元用以接收并行数据，将该并行数据串化为为串行数据及延迟串行数据。前级驱动单元依据串行数据输出数据差动对，并依据延迟串行数据输出反相延迟差动对。输出驱动单元用以接收数据差动对与反相延迟差动对，并据此输出具有降低幅度的传输差动对。
具有降低幅度功能高速串行联机装置及其方法

[发明专利]基于PLC的高速IO端口远程映射系统-CN202310360466.1在审
发明人：肖景;曾榉嶒;李晓斌 -专利权人：东莞市新佰人机器人科技有限责任公司
申请日： 2023-04-06 - 公布日： 2023-07-11 - 主分类号： G05B19/05 文献下载
摘要：本发明公开了基于PLC的高速IO端口远程映射系统，包括PLC端、数据发送端、高速并行端口数据采集器、第一数字滤波器、第一波形校正器、第一数字移位器、第一数字时钟发生器、第一数据装载逻辑控制器、第一串行数据生成器、第二串行数据生成器、串行数据合成器、高速串行数据增强器、高速串行数据输出器、通讯线缆、数据接收端、高速串行端口数据采集器、第二数字滤波器、第二波形校正器和设备端；本发明具有线路连接简单、传输距离远、成本低、稳定性高和实时性强的优点，通过将并行数据转换成串行数据进行传输，通信抖动为0，较之现有的通讯总线控制方法，通讯抖动更好，实用性更强，系统开发更简单，稳定性更好。
基于 plc 高速 io 端口远程映射系统

[发明专利]一种基于8B/10B编解码的串行传输方法及系统-CN201611041076.4有效
发明人：李湘琼;路远;郭鹏程;杜强;郑晓锐 -专利权人：深圳市科楠科技开发有限公司
申请日： 2016-11-21 - 公布日： 2021-08-27 - 主分类号： G06F13/40 文献下载
摘要：本发明实施例提供一种基于8B/10B编解码的串行传输方法及系统，涉及通信技术领域。其中方法包括：串行数据发送端将特定格式的16bit并行数据经两次8B/10B编码后转换为20bit并行数据；串行数据发送端将20bit并行数据转换为高速串行数据流后经外界线路传输至串行数据接收端；串行数据接收端接收高速串行数据流，并将高速串行数据流转换为20bit并行数据；串行数据接收端对20bit并行数据进行两次8B/10B解码后得到特定格式的16bit并行数据。本发明实施例可以实现2711格式数据的串行传输，弥补了现有的FPGA内置硬核不能满足2711格式数据的串行传输，需要针对2711格式数据开发专用芯片的缺陷，降低了串行传输的通信成本，并且无需在FPGA上设置多个用于连接专用芯片的通用管脚
一种基于 10 解码串行传输方法系统

[实用新型]一种多路高速高频串行数据采集装置-CN201821506627.4有效
发明人：周磊;李玉松;王亚会;黄彦海;李红玉 -专利权人：河南中光学集团有限公司
申请日： 2018-09-14 - 公布日： 2019-07-16 - 主分类号： G06F13/40 文献下载
摘要：本实用新型公开了一种多路高速高频串行数据采集装置，包括串行数据包处理缓存机构和与所述串行数据包处理缓存机构连接的处理器，所述串行数据包处理缓存机构包括串行数据包采集器和缓存器，所述串行数据包采集器将多路高速高频串行数据进行解码，解码后产生的标志信号输入缓存器，所述缓存器根据标识信号即时更新缓存数据，当处理器需要数据时即可读取。与现有技术相比，本实用新型由串行数据包接受处理缓存机构和处理器组成，串行接受处理缓存机构通过可编程逻辑器件内逻辑并行实现，满足多路高速高频的串行数据接收需求，由处理器需要时直接读取，基本不占用主处理器时间
串行数据包缓存机构处理器多路串行数据本实用新型解码采集装置采集器可编程逻辑器件读取串行数据接收输入缓存器系统实时性标识信号标志信号并行实现缓存数据即时更新可扩展性直接读取主处理器功能器缓存器存器占用

[发明专利]适用于JESD204B协议标准的高速并串转换电路-CN202010774991.4有效
发明人：臧剑栋;丁一;刘军;付东兵;王健安;陈光炳;唐枋;殷鹏 -专利权人：中国电子科技集团公司第二十四研究所;重庆吉芯科技有限公司
申请日： 2020-08-05 - 公布日： 2023-08-08 - 主分类号： H03M9/00 文献下载
摘要：本发明公开了一种适用于JESD204B协议标准的高速并串转换电路，包括高速串行复接单元、两个第一复接单元、延时单元和第二复接单元，所述高速串行复接单元用于接收多路输入的并行数据，并通过并串转换将输入的多路并行数据转换为四路串行数据分别输出给两个第一复接单元本发明采用树形结构和串行结构结合的方式，将多比特的并行数据转化为串行数据，最高可将40bits的并行数据转化为1bit的串行数据，速率可高达10Gbps，提高了并行数据的处理能力，并大幅提高了输出串行数据的速率，实现高速数据的并串转换。
适用于 jesd204b 协议标准高速转换电路

[发明专利]一种高速串行芯片误码率测试系统及方法-CN202211060255.8在审
发明人：熊立志;刘湘贵 -专利权人：深圳市国芯物联科技有限公司
申请日： 2022-08-31 - 公布日： 2022-11-25 - 主分类号： H04L43/50 文献下载
摘要：本发明提供一种高速串行芯片误码率测试系统及方法，包括：高速串行芯片装置用于基于预设的FPGA收发器发送与接收高速串行数据；误码率测试模块用于通过预设的时钟源，测试和读取高速串行数据的误码率；校准模块用于根据所述误码率生成对应的校准参数，并通过所述校准参数接收并校准高速串行芯片装置发送的高速串行数据；控制模块用于接收用户指令，并通过所述接收用户指令，控制高速串行芯片和误码率测试模块和驱动模块的通信。
一种高速串行芯片误码率测试系统方法

[发明专利]耦合设备、处理器装置、数据处理装置、传输数据的方法-CN201110453608.6有效
发明人： D.伯格曼;C.埃本;E.拉巴里 -专利权人：英飞凌科技股份公司
申请日： 2007-09-28 - 公布日： 2012-08-15 - 主分类号： G06F13/16 文献下载
摘要：本发明的实施例总体上涉及耦合设备、处理器装置、数据处理装置以及传输数据的方法。在本发明的实施例中，提供了用于耦合存储器与处理器的耦合设备，所述存储器具有串行数据输出，所述处理器具有并行数据输入。所述耦合设备可以包括接收数据的串行数据接口、发送数据的并行数据接口以及所述到所述串行数据接口和所述并行数据接口的高速缓冲存储器，其中所述高速缓冲存储器被配置为接收和存储已通过所述串行数据接口以串行数据格式接收的数据，并将存储在所述高速缓冲存储器中的数据传送给所述并行数据接口。
耦合设备处理器装置数据处理传输数据方法

[发明专利]耦合设备、处理器装置、数据处理装置、传输数据的方法-CN200710167627.6有效
发明人： D·伯格曼;C·埃本;E·拉巴里 -专利权人：英飞凌科技股份公司
申请日： 2007-09-28 - 公布日： 2008-04-02 - 主分类号： G06F13/38 文献下载
摘要：本发明的实施例总体上涉及耦合设备、处理器装置、数据处理装置以及传输数据的方法。在本发明的实施例中，提供了用于耦合存储器与处理器的耦合设备，所述存储器具有串行数据输出，所述处理器具有并行数据输入。所述耦合设备可以包括接收数据的串行数据接口、发送数据的并行数据接口以及所述到所述串行数据接口和所述并行数据接口的高速缓冲存储器，其中所述高速缓冲存储器被配置为接收和存储已通过所述串行数据接口以串行数据格式接收的数据，并将存储在所述高速缓冲存储器中的数据传送给所述并行数据接口。
耦合设备处理器装置数据处理传输数据方法

[实用新型]一种实现高速板级通讯的装置-CN201320656551.4有效
发明人：李晨 -专利权人：北大方正集团有限公司;方正信息产业控股有限公司;北京北大方正电子有限公司
申请日： 2013-10-23 - 公布日： 2014-05-28 - 主分类号： G06F13/38 文献下载
摘要：本实用新型提供了一种实现高速板级通讯的装置，包括：依次串联相接的主控设备接口、缓冲器、串行／解串器和高速数据收发接口；在数据发送时，串行／解串器将从高速数据收发接口输入的并行数据转换为串行数据，然后由缓冲器对所述串行数据进行数据均衡后通过所述主控设备接口发送给主控设备；在数据接收时，缓冲器通过主控设备接口接收来自主控设备的数据，并对所述数据进行预加重，然后由串行／解串器将预加重后的数据转换为并行数据，并通过高速数据收发接口输出。该装置可以有效提高数据的传输速率和传输距离。
一种实现高速通讯装置

[发明专利]一种适用于空间光通信的高速率的裸并串信号产生系统-CN201911329267.4有效
发明人：贺一峰;王永塔;徐进;王瑞;李杰;汪波;李帅;李潇然;赵妍 -专利权人：西安空间无线电技术研究所
申请日： 2019-12-20 - 公布日： 2021-10-01 - 主分类号： H04B10/118 文献下载
摘要：本发明一种适用于空间光通信的高速率的裸并串信号产生系统，第一高速数据复接模块，接收多路输入数据流，转换为第一路8位并行数据；第二高速数据复接模块，转换为第二路8位并行数据；低抖动时钟模块，产生时钟信号；时钟信号的频率与第一路8位并行数据的速率与第二路8位并行数据的速率匹配；第一8/1转换模块，在时钟信号控制下，对第一路8位并行数据，进行裸并串变换，得到第一路串行数据；第二8/1转换模块，得到第二路串行数据；2/1转换模块，在时钟信号控制下，对第一路串行数据和第二路串行数据，进行高速裸并串变换，得到两倍时钟频率的裸串行数据，针对空间激光通信中海量数据需要裸并串变化后形成高速率的串行化波形的需求。
一种适用于空间光通信速率信号产生系统

[发明专利]具备帧对齐功能的高速串并转换电路-CN201710513368.1在审
发明人：邵健 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2017-06-28 - 公布日： 2017-09-29 - 主分类号： H03M9/00 文献下载
摘要：本发明涉及一种具备帧对齐功能的高速串并转换电路，能够实现高速串行数据到并行数据的转换，电路主体包括三个模块时钟管理模块，可以产生各种相位的时钟，用于串行数据采样及解串模块和帧对齐模块；串行数据采样及解串模块，对串行数据进行采样，利用时钟管理模块输出的时钟进行上升沿和下降沿的同步采样，并利用移位寄存器组帧成并行数据；帧对齐模块，对前级的并行数据进行帧对齐，比较发送数据和组帧之后的并行数据，根据比对结果对并行数据进行移位重组本发明结构简单，使用灵活，可靠性高，能够满足高速串行通信系统中串并转换的要求。
具备对齐功能高速转换电路

[发明专利]应用于高速接口物理层芯片的并串转换电路及装置-CN201810385685.4有效
发明人：邱钧华;谢文刚;吴志远;高新军;陈柳明 -专利权人：深圳市国微电子有限公司
申请日： 2018-04-26 - 公布日： 2022-08-09 - 主分类号： H03M9/00 文献下载
摘要：本发明属于高速并串转换设计技术领域，提供了一种应用于高速接口物理层芯片的并串转换电路，其包括：锁相环、并行数据采样单元、数据选择与派发控制单元、第一串行寄存器、第二串行寄存器和差分串行数据生成单元。根据第一时钟和第二时钟，通过并行数据采样单元对并行数据进行采样，生成奇数路并行数据和偶数路并行数据，通过数据选择与派发控制单元将奇数路并行数据和偶数路并行数据转换为奇数路串行数据和偶数路串行数据，并由差分串行数据生成单元进行处理，最终输出的差分串行数据。使用纯数字电路的设计方法，通过奇偶路的电路结构设计，降低了芯片内部使用频率，可以更好的实现不同工艺下的高速接口物理层的并串转换电路的IP复用。
应用于高速接口物理层芯片转换电路装置

[发明专利]高速数据转接板电路-CN201610068741.2在审
发明人：沈亚勇;王旭光 -专利权人：苏州傲科创信息技术有限公司
申请日： 2016-02-01 - 公布日： 2016-07-06 - 主分类号： G06F13/38 文献下载
摘要：本发明涉及一种高速数据转接板电路，为了解决解决高速串行数据和高速并行数据之间的相互转换而设计。本发明高速数据转接板电路，包括FPGA核心控制器、与所述FPGA核心控制器连接的串行输入模块、并行输入模块、串行数据输出端、并行数据输出端，所述FPGA核心控制器进行数据输入端口的选择，数据通路的处理及输出端口的配置本发明高速数据转接板电路，所有的功能都集成到一块单板上面，并能通过软件编程来选择本次转换是要实现那种数据转换。
高速数据转接电路

[发明专利]用于高速数据输入/输出的半导体存储器件-CN200810168266.1有效
发明人：辛范柱;尹相植 -专利权人：海力士半导体有限公司
申请日： 2008-10-06 - 公布日： 2009-09-02 - 主分类号： G11C7/10 文献下载
摘要：一种用于高速数据输入/输出的半导体存储器件包括：第一串行化器，配置成部分地串行化输入的8-位并行数据来输出第一至第四串行数据；第二串行化器，配置成部分地串行化第一至第四串行数据来输出第五串行数据和第六串行数据；以及第三串行化器，配置成串行化第五串行数据和第六串行数据来输出第七串行数据。
用于高速数据输入输出半导体存储器件

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