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[发明专利]一种U型结构的半浮栅器件及其制造方法-CN201310548612.X有效
发明人：王鹏飞;林曦;孙清清;张卫 -专利权人：复旦大学
申请日： 2013-11-06 - 公布日： 2014-02-12 - 主分类号： H01L21/8247 文献下载
摘要：本发明属于半导体器件技术领域，具体涉及一种U型结构的半浮栅器件及其制造方法。本发明在U形凹槽形成后，保留原先的硬掩膜层；先通过淀积第一层多晶硅并回刻来定义出器件浮栅开口区域的位置，然后淀积第二层多晶硅；在对多晶硅进行刻蚀后，剩余的第二层多晶硅和第一层多晶硅形成器件的浮栅，之后再去除掉硬掩膜层；同时，在源漏接触区形成之后把控制栅牺牲层去除，再淀积金属栅极，使得U型结构的半浮栅器件可以集成金属栅极和高介电常数材料栅介质。本发明采用自对准工艺，过程简单且稳定，可控性强，降低生产成本，而且可以精确控制浮栅的宽度，降低器件尺寸。
一种结构半浮栅器件及其制造方法

[发明专利]固定模式噪声消除电路-CN201410003474.1有效
发明人：但垂福;陈志卿;章琦;汪宁;田犁;方娜;汪辉;陈杰 -专利权人：中国科学院上海高等研究院
申请日： 2014-01-03 - 公布日： 2017-02-08 - 主分类号： H04N5/365 文献下载
摘要：本发明提供一种固定模式噪声消除电路，所述像素阵列包括呈矩形阵列排列的多个半浮栅晶体管像素，其中所述固定模式噪声消除电路包括WTA(winner‑take‑all)电路、与所述像素阵列的每一列连接的读出电路以及连接于各该读出电路的补偿电路本发明可以通过WTA电路以及独特的读出电路与外部补偿电路彻底消除半浮栅晶体管(SFGT)像素阵列的固定模式噪声(FPN)，从而提高信号读出的精度，改善图像质量。结合半浮栅晶体管像素阵列本身像素尺寸小、填充因子大的优点，本发明可以广泛应用于半浮栅晶体管这种新型器件的图像传感器中，从而开创CMOS图像传感器的新篇章。
固定模式噪声消除电路

[发明专利]一种Y型结构的半浮栅器件的制造方法-CN201510435959.2在审
发明人：张红伟;黄秋铭 -专利权人：上海华力集成电路制造有限公司
申请日： 2015-07-22 - 公布日： 2015-12-02 - 主分类号： H01L21/336 文献下载
摘要：一种Y型结构的半浮栅器件的制造方法，包括：提供具有第一掺杂类型的半导体衬底，并在半导体衬底内形成包含具有第二掺杂类型的源区和漏区的有源区；在半导体衬底内且介于源区与漏区之间定义Y型凹槽开口区域；在Y型凹槽的表面形成栅介质层，淀积具有第一掺杂类型的浮栅，刻蚀所述Y型凹槽内的栅介质层和浮栅；在浮栅的一侧形成一个缺口，缺口的底部高于所述源区和漏区的底部并不高于栅介质层的顶部，使得源区与浮栅被栅介质层隔离；在源区、浮栅与漏区形成绝缘介质层，并在Y型凹槽靠近漏区一侧顶部的绝缘介质层和栅介质层的顶部之间定义并形成的一个浮栅开口区域，通过浮栅开口区域所述浮栅在所述Y型凹槽的顶部与漏区接触形成PN结接触。
一种结构半浮栅器件制造方法

[发明专利]一种外延TFET沟道的半浮栅晶体管及其制备方法-CN201910618158.8有效
发明人：张卫;王晨;田梓良;何振宇;顾正豪;李涵;甘露荣;陈琳;孙清清 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2019-07-10 - 公布日： 2020-10-30 - 主分类号： H01L29/10 文献下载
摘要：本发明属于半导体技术领域，具体为一种外延TFET沟道的半浮栅晶体管及其制备方法。本发明的半浮栅晶体管包括：衬底，具有第一掺杂类型，并有第二掺杂类型的重掺杂区；第一栅氧化层，部分覆盖重掺杂区；轻掺杂硅层，在重掺杂区表面上并延伸覆盖部分第一栅氧化层；第一多晶硅层，具有第一掺杂类型，在第一栅氧化层上，并覆盖部分所述轻掺杂硅层；第二栅氧化层，在第一多晶硅层和轻掺杂硅层上；第二多晶硅层，具有第二掺杂类型，在第二栅氧化层上；栅极侧墙；源区和漏区，在衬底中、栅极侧墙两侧。本发明提高了沟道和漏端电场随位置变化的斜率，使得TFET的隧穿从点隧穿变为面隧穿，从而大大提高半浮栅晶体管的隧穿几率，提高器件的速度。
一种外延 tfet 沟道半浮栅晶体管及其制备方法

[发明专利]一种双控制栅半浮栅晶体管及其制备方法-CN202110115619.7在审
发明人：刘珩;杨志刚;冷江华;关天鹏 -专利权人：上海华力集成电路制造有限公司
申请日： 2021-01-28 - 公布日： 2022-07-29 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种双控制栅半浮栅晶体管及其制备方法，位于衬底上设有U型槽的浅掺杂阱区；浮栅氧化层的一部分覆盖U型槽侧壁和底部，另一部分覆盖U型槽一侧的浅掺杂阱区上，并覆盖浅掺杂阱区上的浮栅氧化层设有将浅掺杂阱区上表面暴露的开口；浮栅多晶硅层填充于U型槽并覆盖浮栅氧化层；多晶硅控制栅叠层包括位于浮栅多晶硅层上的多晶硅控制栅氧化层及位于多晶硅控制栅氧化层上的多晶硅控制栅多晶硅层；金属控制栅叠层包括高K介质层和金属栅；金属控制栅叠层连续地覆盖在部分多晶硅控制栅多晶硅层和浅掺杂阱区之上；金属栅上表面高于多晶硅控制栅多晶硅层上表面；形成于金属栅侧壁及浮栅叠层、多晶硅控制栅叠层外侧的侧壁。
一种控制栅半浮栅晶体管及其制备方法

[发明专利]一种非易失性的可编程pn结存储器-CN201710141635.7有效
发明人：张增星;李东 -专利权人：同济大学
申请日： 2017-03-10 - 公布日： 2019-12-03 - 主分类号： H01L29/788 文献下载
摘要：该器件主要基于双极性半导体材料的物理特性，通过半浮栅场效应晶体管的结构设计，实现控制栅对沟道层的有效调制，使沟道层可以在pn结与非pn结等不同的存储状态之间逻辑变换，具有非易失性可编程可存储的功能。由于pn结与非pn结具有不同的物理性能，因而可以在电子和光电子器件中产生新的应用，拓展传统半导体pn结与浮栅存储器的功能和应用领域。该器件主要结构和功能如下：(1)具有半浮栅场效应晶体管的器件构造；(2)组成沟道层的材料主要为双极性半导体材料，该材料的载流子类型(p型或n型)可以通过电场进行动态调控；(4)为半浮栅结构，即浮栅只覆盖部分沟道层
一种非易失性可编程 pn 结存

[发明专利]基于pn结和肖特基二极管的半浮栅存储器及其制备方法-CN202010400726.X有效
发明人：朱宝;陈琳;孙清清;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2020-05-13 - 公布日： 2022-06-21 - 主分类号： H01L27/108 文献下载
摘要：本发明属于集成电路存储器技术领域，具体为基于pn结和肖特基二极管的半浮栅存储器及其制备方法。本发明公开的半浮栅存储器，是在浮栅晶体管内部同时嵌入pn结和肖特基二极管，分别作为电荷擦写的通道；pn结具有整流特性，即正向导通、反向截止，而且开启电压非常小；利用pn结作为电荷擦除的通道，可以极大提高擦除速度
基于 pn 肖特基二极管半浮栅存储器及其制备方法

[发明专利]具有双金属控制栅的半浮栅晶体管的制造方法-CN202110862323.1在审
发明人：杨志刚;冷江华;刘珩;关天鹏 -专利权人：上海华力集成电路制造有限公司
申请日： 2021-07-29 - 公布日： 2021-11-12 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种具有双金属控制栅的半浮栅晶体管的制造方法，栅极结构的形成工艺包括：步骤一、在半导体衬底上形成半浮栅结构。步骤二、形成由第二栅介质层和第二多晶硅层叠加而成的伪栅极结构；伪栅极结构覆盖第一金属控制栅、控制栅间介质层和第二金属控制栅的形成区域并呈一个整体结构。步骤三、将伪栅极结构替换为由第三栅介质层和第三金属栅叠加形成的金属栅块。步骤四、进行刻蚀工艺将金属栅块分割成第一和第二金属控制栅。步骤五、在控制栅间介质层的形成区域形成所述控制栅间介质层。本发明不需要对金属栅的栅介质层进行化学机械研磨，能降低工艺难度且和现有工艺平台如28HK平台完全兼容。
具有双金属控制半浮栅晶体管制造方法

[发明专利]一种半浮栅器件及其制备方法-CN201510059707.4有效
发明人：庄翔;王全;孙德明 -专利权人：上海集成电路研发中心有限公司;成都微光集电科技有限公司
申请日： 2015-02-05 - 公布日： 2018-04-06 - 主分类号： H01L29/788 文献下载
摘要：本发明提供了一种半浮栅器件及其制备方法，包括位于半导体衬底中的有源区、场氧区，在有源区的漏区表面的具有浮柵开口的第一绝缘层，覆盖浮柵开口和第一绝缘层的浮栅，位于浮栅开口下方的漏区中的扩散区，覆盖浮栅和漏区表面的第二绝缘层，覆盖第二绝缘层的控制栅，位于控制栅侧壁的侧墙，分别位于控制栅两侧的具有重掺杂源区和重掺杂漏区，以及重掺杂源区、重掺杂漏区、控制栅和半导体衬底的引出极，在轻掺杂漏区中具有一凹槽区域，凹槽区域位于扩散区和重掺杂漏区之间，第二绝缘层覆盖凹槽区域内壁和底部，控制栅填充于凹槽区域中，重掺杂漏区材料为窄禁带宽度材料，增加了带间遂穿发生率，减少漏电，提高了器件读写速度。
一种半浮栅器件及其制备方法

[发明专利]一种垂直栅极的存储器件结构及其制备方法-CN202210001052.5在审
发明人：晁鑫;王晨;陈琳;孙清清;张卫 -专利权人：复旦大学
申请日： 2022-01-04 - 公布日： 2022-04-12 - 主分类号： H01L29/788 文献下载
摘要：该垂直栅极的存储器件结构包括：衬底，其形成有P阱区、N阱区和U形槽，其中，N阱区位于P阱区上方，U形槽贯穿N阱区；第一栅氧化层，形成在所述U形槽表面并延伸覆盖部分所述N阱区表面，且在U形槽的侧壁和N阱区表面处形成有窗口；半浮栅，形成在所述U形槽中，覆盖所述第一栅氧化层，且在窗口处与N阱区相接触；控制栅介质层，形成在所述U形槽中，覆盖所述半浮栅并延伸覆盖部分所述第一栅氧化层；控制栅，覆盖所述控制栅介质层，并完全填充U形槽；源区和漏区，分别形成在所述控制栅两侧，所述N阱区中。
一种垂直栅极存储器件结构及其制备方法

[发明专利]基于SOI工艺的背栅漏/源半浮前栅N-MOSFET射频开关零损耗器件-CN201310732675.0有效
发明人：刘军;孙玲玲 -专利权人：杭州电子科技大学
申请日： 2013-12-26 - 公布日： 2014-04-09 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了基于SOI工艺的背栅漏/源半浮前栅N-MOSFET射频开关零损耗器件，将SOIPMOS器件漏/源区进行改造，将源（或漏）区的结深设置略小于P型顶层硅厚度，以背栅漏半浮为例，源区结深较深，漏区的结深设置略小于P型顶层硅厚度，形成寄生二极管，从而对漏极施加直流信号的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态，由于背栅MOSFET工作于导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅N-MOSFET作为开关开态应用下的射频损耗降低，甚至形成零损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，形成超低、零损耗射频开关。
基于 soi 工艺背栅漏源半浮前栅 mosfet 射频开关损耗器件

[实用新型]基于SOI工艺的背栅漏/源半浮前栅N-MOSFET射频开关低损耗器件-CN201320868249.5有效
发明人：刘军;孙玲玲 -专利权人：杭州电子科技大学
申请日： 2013-12-26 - 公布日： 2015-04-22 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了基于SOI工艺的背栅漏/源半浮前栅N-MOSFET射频开关低损耗器件，将SOI PMOS器件漏/源区进行改造，将源(或漏)区的结深设置略小于P型顶层硅厚度，以背栅漏半浮为例，源区结深较深，漏区的结深设置略小于P型顶层硅厚度，形成寄生二极管，从而对漏极施加直流信号的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态，由于背栅MOSFET工作于导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅N-MOSFET作为开关开态应用下的射频损耗降低，甚至形成零损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，形成超低、零损耗射频开关。
基于 soi 工艺背栅漏源半浮前栅 mosfet 射频开关损耗器件

[发明专利]一种半浮栅器件的制作方法-CN202111097904.7在审
发明人：杨志刚;刘珩;冷江华;关天鹏 -专利权人：上海华力集成电路制造有限公司
申请日： 2021-09-18 - 公布日： 2022-01-18 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种半浮栅器件的制作方法，提供衬底，衬底上设有源区，在有源区中形成N型掺杂深阱；刻蚀N型掺杂深阱形成U型槽；在U型槽中形成第一栅极结构；第一栅极结构包括依附于U型槽内壁的第一栅氧化层以及填充于本发明通过先完成半浮柵多晶硅的沉积以及平坦化后，再进行有源区的曝光及隔离工艺。有效解决了嵌入式半浮柵工艺对逻辑工艺STI高度的影响，确保半浮柵工艺的隔离与逻辑工艺STI隔离的有效兼容。在现有的28LP/28HK工艺平台基础上开发制造嵌入式半浮柵器件产品。
一种半浮栅器件制作方法

[发明专利]基于SOI工艺的背栅漏/源半浮前栅P-MOSFET射频开关零损耗器件-CN201310737882.5有效
发明人：刘军;洪慧;孙玲玲 -专利权人：杭州电子科技大学
申请日： 2013-12-26 - 公布日： 2014-04-02 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了基于SOI工艺的背栅漏/源半浮前栅P-MOSFET射频开关零损耗器件，将SOIPMOS器件漏/源区进行改造，将源（或漏）区的结深设置略小于N型顶层硅厚度即N型沟道区，以背栅漏半浮为例，源区结深较深，漏区的结深设置略小于P型顶层硅厚度，形成寄生二极管，形成对漏极施加直流信号的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P-MOSFET作为开关开态应用下的射频损耗降低，甚至形成零损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗
基于 soi 工艺背栅漏源半浮前栅 mosfet 射频开关损耗器件

[实用新型]基于SOI工艺的背栅漏/源半浮前栅P-MOSFET射频开关零损耗器件-CN201320869591.7有效
发明人：刘军;洪慧;孙玲玲 -专利权人：杭州电子科技大学
申请日： 2013-12-26 - 公布日： 2014-06-11 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了基于SOI工艺的背栅漏/源半浮前栅P-MOSFET射频开关零损耗器件，将SOIPMOS器件漏/源区进行改造，将源（或漏）区的结深设置略小于N型顶层硅厚度即N型沟道区，以背栅漏半浮为例，源区结深较深，漏区的结深设置略小于P型顶层硅厚度，形成寄生二极管，形成对漏极施加直流信号的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P-MOSFET作为开关开态应用下的射频损耗降低，甚至形成零损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗
基于 soi 工艺背栅漏源半浮前栅 mosfet 射频开关损耗器件