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[实用新型]一种具有串口通信和快充识别自适应的USB接口电路-CN201920264556.X有效
发明人：董良体;林桂江;赖银坤;王艺强;任连峰 -专利权人：厦门新页微电子技术有限公司
申请日： 2019-03-03 - 公布日： 2019-09-03 - 主分类号： G06F13/42 文献下载
摘要：本实用新型公开了一种具有串口通信和快充识别自适应的USB接口电路，同时在硬件与软件上进行新的设计，通过串口与USB接口并联在一起，不仅能实现数据通信，而且通过分时复用的信号传输方法，又能触发适配器QC的快充输出；本专利可避免使用繁杂的USB协议及硬件电路设计，节省软件资源，减少开发成本。
串口通信自适应串口硬件电路设计本实用新型硬件与软件分时复用软件资源数据通信信号传输适配器触发输出开发

[发明专利]一种超导数字电路设计方法-CN201910278235.X有效
发明人：王镇;李秀婷;高小平;任洁;应利良 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2019-04-09 - 公布日： 2022-11-11 - 主分类号： G06F30/398 文献下载
摘要：本发明提供一种超导数字电路设计方法，包括：基于超导数字电路的设计需求进行系统架构设计和功能设计后生成电路设计网表；对所述电路设计网表中任一数据通路上的所有单元电路的所有端口均进行磁通存储能力检测，并在端口具有磁通存储能力时，于该端口处增设一缓冲单元，以此实现对所述电路设计网表的时序优化，从而得到终端电路设计网表；对所述终端电路设计网表进行逻辑功能验证及时序验证后生成超导数字电路版图，并对所述超导数字电路版图进行物理验证以完成超导数字电路设计通过本发明解决了现有采用单元库设计方法进行超导数字电路设计时，因同一超导数字单元电路后接不同负载而引起的超导数字电路时序分析准确性较低的问题。
一种超导数字电路设计方法

[实用新型]半自动打包机新型控制电路-CN201220536555.4有效
发明人：陈歆;黄培鑫 -专利权人：陈歆;黄培鑫
申请日： 2012-10-10 - 公布日： 2013-05-15 - 主分类号： B65B57/00 文献下载
摘要：本实用新型公开了一种半自动打包机控制电路，其特征是：有单片机(1)，单片机(1)接有各功能控制输入电路(2)、送带脉冲形成电路(3)、粘合时间控制电路(4)、电机执行电路(5)、送带执行电路(6)、离合器执行电路(7)、强迫静止电路(8)、烫头控制电路(9)以及电源电路(10)，组成一个完整的新型控制电路。单片机(1)各输入与输出端口的选用可根据PCB板的不同设计而任意自由选择，但控制原理不变。本专利的半自动打包机控制电路具有电路设计简洁合理，工作性能稳定可靠，工作能耗低，安全性能高等特点。根据本专利的控制电路，适合所有半自动打包机的使用，适合半自动打包机整机升级换代使用。
半自动打包机新型控制电路

[发明专利]用于电路设计的静态验证的自动设计层次标识和简化缩减模型生成-CN202210198535.9在审
发明人： G·普拉塔普;B·帕尔;M·库马尔 -专利权人：美商新思科技有限公司
申请日： 2022-03-02 - 公布日： 2022-09-23 - 主分类号： G06F30/392 文献下载
摘要：本公开的各实施例涉及用于电路设计的静态验证的自动设计层次标识和简化缩减模型生成。一种系统实施电路设计的静态验证。该系统接收电路设计并且生成用于电路设计的电路块中的一些电路块的简化缩减模型(SRM)。简化缩减模型包括足以用于电路设计的静态验证的电路细节，但排除用于模型化电路块的一些电路细节。系统还可以生成用于SRM的约束。该系统使用简化缩减模型和所生成的约束来实施电路设计的静态验证。
用于电路设计静态验证自动设计层次标识简化缩减模型生成

[发明专利]电路设计图元件关系对比系统及方法-CN200510035507.1无效
发明人：杨达军 -专利权人：鸿富锦精密工业（深圳）有限公司;鸿海精密工业股份有限公司
申请日： 2005-06-22 - 公布日： 2006-12-27 - 主分类号： G06F17/50 文献下载
摘要：本发明提供一种电路设计图元件关系对比系统，该系统包括：一属性文件产生模块，用于产生新、旧电路设计图的属性文件各一份；一文件接收模块，用于接收上述两份电路设计图的属性文件，该电路设计图属性文件包括元件部分和连接点部分；一对比模块，用于将上述两份电路设计图属性文件进行对比；一输出模块，用于输出并显示对比结果；及一存储模块，用于存储上述对比结果。本发明还提供一种电路设计图元件关系对比方法。利用本发明的电路设计图元件关系对比系统及方法，将新旧电路设计图在同一界面窗口实现元件关系对比，能快速准确地输出并显示对比结果。
电路设计图元件关系对比系统方法

[发明专利]用于集成电路的基于神经网络的掩模综合-CN202080060002.3在审
发明人： T·C·塞西尔;K·胡克;M·瓜加尔多 -专利权人：美商新思科技有限公司
申请日： 2020-08-28 - 公布日： 2022-04-15 - 主分类号： G03F1/36 文献下载
摘要：系统使用诸如神经网络的机器学习模型，以用于从电路设计生成掩模设计。机器学习模型具有输入和输出，输入和输出被定位到电路设计的较小区域。机器学习模型将描述在位置的邻域中的电路设计的特征作为输入，并且生成偏移距离作为输出。系统使用偏移距离来生成掩模设计的特征，例如对应于电路设计多边形的主要特征或辅助特征。系统可以使用偏移距离以通过修改电路设计多边形进行目标优化，来获得具有改进的可制造性的电路设计多边形。
用于集成电路基于神经网络综合

[发明专利]一种电路设计的移植方法和系统-CN201710339898.9有效
发明人：吴玉平;陈岚;郭叶 -专利权人：中国科学院微电子研究所
申请日： 2017-05-15 - 公布日： 2021-10-22 - 主分类号： G06F30/39 文献下载
摘要：本发明实施例公开了一种电路设计的移植方法及系统，获得第一工艺的电路设计中的各节点的电压波形以及各支路的电流波形这些电学性能参数，并将第一工艺的电路设计划分为多个子电路，以子电路为工艺移植对象，通过建立对应的第二工艺子电路及测试电路，并以第一工艺的电路设计的电学性能参数为优化目标，确定第二工艺子电路中的器件参数，实现第二工艺的电路设计的移植。该方法以各子电路为工艺移植对象，大大缩小了移植中解空间的探索，从而加速了电路设计的工艺移植，提高了设计效率，且可以自动化实现。
一种电路设计移植方法系统

[发明专利]一种基于种群优化算法的集成电路设计方法-CN202110126619.7有效
发明人：谌东东;李迪;杨银堂 -专利权人：西安电子科技大学
申请日： 2021-01-29 - 公布日： 2023-08-11 - 主分类号： G06F30/398 文献下载
摘要：本发明提供了一种基于种群优化算法的集成电路设计方法，属于集成电路技术领域，包括以下步骤：构建描述集成电路设计参数与性能指标映射关系的神经网络模型；根据集成电路性能指标的需求构建集成电路设计参数的优化策略；根据所述神经网络模型与优化策略，利用种群优化算法迭代优化集成电路的设计参数，完成基于种群优化算法的集成电路设计。本发明针对现有的集成电路研发过于依赖设计人员的经验和效率较低的难题，根据制定的集成电路设计参数优化策略，利用种群优化算法确定与优化集成电路器件尺寸参数，提高集成电路设计效率，能够应用到集成电路的设计和研发中
一种基于种群优化算法集成电路设计方法

[发明专利]一种基于机器学习的电路设计系统及方法-CN202110810656.X有效
发明人：不公告发明人 -专利权人：苏州贝克微电子有限公司
申请日： 2021-07-19 - 公布日： 2021-11-09 - 主分类号： G06F30/398 文献下载
摘要：本发明公开了一种基于机器学习的电路设计系统及方法，其中电路设计方法通过利用上一设计阶段的模型来对当次设计阶段进行运算，生成当次设计阶段的指导电路图，供用户进行参考修正，并利用当次设计阶段的指导电路图对上一阶段模型进行训练，使得在电路设计过程中的不同阶段，分别进行模型的学习和训练，并以修正后的电路图作为模型的输入，输出指导电路图，使得模型随着研发设计过程中不断进行优化，相比于现有的内部参数固化的模型而言，本发明实施例训练得到的模型能够适应电路设计的变化趋势，以匹配具体设计人员的设计习惯，同时能够与电路设计整体发展趋势相匹配，能够适应电路设计的变化趋势，在提高电路设计的效率的同时，不断优化模型。
一种基于机器学习电路设计系统方法

[发明专利]用于在设计版图内插入填充形式的方法和装置-CN200780004245.X无效
发明人：廖弘梅;I·帕卡克里萨米 -专利权人：高通股份有限公司
申请日： 2007-02-09 - 公布日： 2009-03-04 - 主分类号： G06F17/50 文献下载
摘要：描述了用于在设计版图内插入填充形式的方法和装置。标识出电路设计版图内的一个或多个粗糙区域。随后，在该电路设计版图内插入多种插入形式，每种插入形式被配置成消除电路设计版图内相对应的粗糙区域。标识出违犯该电路设计版图所适用的至少一项预定设计规则的一种或多种填充形式。然后对这些填充形式进行适应性调整以遵循这一项或多项预定设计规则。最后，遵循预定设计规则的剩余填充形式在电路设计版图内被组合以形成电路设计输出版图。
用于设计版图插入填充形式方法装置

[发明专利]产生电路布局的方法-CN202010985409.9在审
发明人：杨忠傑;陈泰邑;陈韻如;彭永州 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-09-18 - 公布日： 2021-08-03 - 主分类号： G06F30/392 文献下载
摘要：一种产生电路布局的方法，包含：基于针对集成电路的设计信息产生电路设计，其包含针对集成电路的初始电源供应网络；对电路设计执行预布局模拟以判定电路设计是否满足预定规范，其包含初始电源供应网络；及在电路设计满足预定规范时，产生集成电路的电源供应网络布局，及在产生了电源供应网络布局后，产生集成电路的电路布局。
产生电路布局方法

[发明专利]电路设计中的电路器件信息获取方法、装置、设备及介质-CN202010213333.8在审
发明人：刘彬 -专利权人：广州视源电子科技股份有限公司;广州视琨电子科技有限公司
申请日： 2020-03-24 - 公布日： 2020-07-17 - 主分类号： G06F30/31 文献下载
摘要：本申请公开了电路设计中的电路器件信息获取方法、装置、设备及介质。该方法包括：接收作用在查询功能按钮上的信息查询操作，查询功能按钮位于电路设计软件功能栏；显示包括信息编辑框和编辑确定按钮的参数信息查询窗口；接收由用户在信息编辑框中输入待查信息标识符后作用于编辑确定按钮形成的标识符提交操作；按照该待查信息标识符执行当前所展示目标电路原理图中所对应目标电路器件的参数信息获取操作。利用该方法，通过在现有电路设计软件中增加信息查询功能插件来为电路设计者提供一个能够只获取所需部分电路器件相关信息的查询通道，实现了对现有电路设计软件的优化，提高了电路设计软件的应用需求范围，提升了电路设计使用体验
电路设计中的电路器件信息获取方法装置设备介质

[发明专利]集成电路设计程序代码交易的方法-CN201610184518.4在审
发明人：黄佳芬;叶玉如;王乔稜 -专利权人：塞舌尔商.撷发科技股份有限公司
申请日： 2012-04-25 - 公布日： 2016-08-24 - 主分类号： G06Q30/06 文献下载
摘要：本发明公开了一种集成电路设计程序代码交易的等效电路档的方法，藉由将集成电路设计程序代码转成等效电路档(Netlist)，而于网络平台上供买方及卖方之间的试用以及交易，在一实施例中，买方于该网络平台上提出集成电路设计程序代码的购买需求，卖方将集成电路设计程序代码转换成等效电路档(Netlist)后，于网络平台上与买方达成交易。如此透过该网络平台进行集成电路设计程序代码的交易，让集成电路设计产业云端化、竞争化以及平价化，促进产业的发展。
集成电路设计程序代码交易方法

[发明专利]一种集成电路版图隐藏标签的方法-CN202211121124.6在审
发明人：刘学刚;高丽江;贾一平 -专利权人：山东芯慧微电子科技有限公司
申请日： 2022-09-15 - 公布日： 2022-11-15 - 主分类号： G06F21/10 文献下载
摘要：本发明涉及一种集成电路版图隐藏标签的方法，属于集成芯片电路设计技术领域。一种集成电路版图隐藏标签的方法，执行如下步骤：1）通过EAD工具选择设置标签的模块；2）在所述模块的常用图层下创建标签；所述标签为长度或高度属性为0的信息；3）保存编辑后的文件。本专利所发明的给版图（layout）创建标签的方法，其标签内容无法直接显示在版图中，有利于标签信息的隐蔽性；本专利所发明的给版图（layout）创建标签的方法，其标签内容无法在版图操作界面被选中、编辑以及删除
一种集成电路版图隐藏标签方法

[发明专利]互动式文字标记金属短路电路位置的检测方法及装置-CN200910209626.2无效
发明人：刘佩佩;王佳维;黄思诚;杰生·普耶 -专利权人：新思科技有限公司
申请日： 2009-10-30 - 公布日： 2011-05-11 - 主分类号： G06F17/50 文献下载
摘要：本发明涉及一种互动式文字标记金属短路电路位置检测方法及装置，该方法包含如下步骤：包含步骤如下：输入一电路设计的档案，其中该电路设计档案包含该电路设计的布局图案数据，该电路设计的档案格式为通用数据流格式；输入一设计规则组；根据该设计规则组选取一特定检查规则，其中该特定检查规则是用以检测该电路设计中的文字标记金属短路电路；根据该特定检查规则对于该电路设计执行一验证程序以得到一第一短路路径检测结果，其中该第一短路路径检测结果包含该电路设计中所有短路路径
互动式文字标记金属短路电路位置检测方法装置