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[发明专利]具有双栅极晶体管器件的恒流CMOS输出驱动电路-CN98119669.1有效
发明人：哈特马德·特利茨基 -专利权人：西门子公司
申请日： 1998-09-21 - 公布日： 1999-06-30 - 主分类号： H03H11/00 文献下载
摘要：一种输出驱动电路包含有源极和漏极晶体管的双栅极pFET器件,源极晶体管源极与电源连,其漏极与漏极晶体管源极连,漏极晶体管漏极与输出驱动电路输出端连;双栅极nFET器件有源极和漏极晶体管,源极晶体管源极与地电位连,其漏极与漏极晶体管源极连,漏极晶体管漏极与输出驱动电路输出端连;第一开关装置,连到pFET器件源极晶体管栅极;第二开关装置,连到nFET器件源极晶体管栅极;偏压发生装置,连到pFET器件漏极晶体管的栅极,还有连到nFET器件漏极晶体管栅极端的第二输出端。
具有栅极晶体管器件 cmos 输出驱动电路

[发明专利]静电放电电路-CN202011056506.6有效
发明人：王珏 -专利权人：中芯国际集成电路制造（深圳）有限公司;中芯国际集成电路制造(上海)有限公司
申请日： 2020-09-30 - 公布日： 2023-05-26 - 主分类号： H02H9/04 文献下载
摘要：一种静电放电电路，包括：第一晶体管，栅极与电源电压节点耦合，漏极与电源电压节点耦合，源极与接地电压节点耦合；第二晶体管，栅极与第一晶体管的漏极连接，源极与电源电压节点连接；第三晶体管和第四晶体管，第三晶体管的栅极以及第四晶体管的栅极与第一晶体管的源极连接，第三晶体管的漏极与第四晶体管的漏极以及与第二晶体管的漏极连接，第四晶体管的源极与接地电压节点连接；第五晶体管，栅极与第三晶体管的源极以及第二晶体管的漏极连接，漏极与电源电压节点连接；第六晶体管，栅极与第三晶体管的漏极以及第四晶体管的漏极连接，漏极与第五晶体管的源极连接，且第六晶体管的源极与接地电压节点连接。
静电放电电路

[实用新型]差分电流采样电路-CN201220508315.3有效
发明人：王纪云;王晓娟;周晓东 -专利权人：郑州单点科技软件有限公司
申请日： 2012-10-01 - 公布日： 2013-03-13 - 主分类号： G01R19/00 文献下载
摘要：该电路五只PMOS晶体管源极均接电压源，第一至第五NMOS晶体管源极均接地；第一PMOS晶体管漏极接第二PMOS晶体管漏极、第一NMOS晶体管栅极、第二NMOS晶体管栅极和漏极，栅极接第五NMOS晶体管漏极、第六NMOS晶体管漏极、第四PMOS晶体管栅极、第五PMOS晶体管栅极和漏极；第五PMOS晶体管栅极接第四PMOS晶体管栅极；第一NMOS晶体管栅极接第二NMOS晶体管栅极；第三NMOS晶体管漏极接第二PMOS晶体管栅极、第三PMOS晶体管栅极和漏极，栅极接第四PMOS晶体管漏极、第五PMOS晶体管栅极、第四PMOS晶体管栅极和漏极。
电流采样电路

[实用新型]一种差分电流采样电路-CN201220504691.5有效
发明人：王纪云;王晓娟;周晓东 -专利权人：郑州单点科技软件有限公司
申请日： 2012-09-29 - 公布日： 2013-03-13 - 主分类号： G01R19/00 文献下载
摘要：第一PMOS晶体管的源极接电压源，漏极接第三NMOS晶体管的漏极，栅极接第二PMOS晶体管的栅极、第四PMOS晶体管的漏极、通过第电阻接第四NMOS晶体管的漏极；第二PMOS晶体管的源极接电压源，漏极接第一NMOS晶体管的漏极和第四PMOS晶体管的源极；第三PMOS晶体管的栅极接第四PMOS晶体管的栅极和第四NMOS晶体管的漏极，漏极接第二NMOS晶体管的栅极、第四NMOS晶体管的栅极、第三NMOS晶体管的栅极和漏极；第二NMOS晶体管的源极、第三NMOS晶体管的源极和第四NMOS晶体管的源极均接地。
种差电流采样电路

[发明专利]过驱动装置-CN201210454657.6有效
发明人：李明亮;陈郁仁;孟庆超 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-11-13 - 公布日： 2014-05-21 - 主分类号： H03K19/0185 文献下载
摘要：本发明公开了一种过驱动装置，包括：第一和第二晶体管，第一和第二晶体管的源极连接至第一电压端，第一晶体管的栅极和第二晶体管的漏极连接至第一输出端，第一晶体管漏极和第二晶体管的栅极连接至第二输出端；第三和第四晶体管，它们的栅极连接至第二电压端，第三晶体管的源极连接至第一晶体管的漏极，第四晶体管的源极连接至第二晶体管的漏极；第五晶体管，源极连接至第三晶体管的源极，栅极连接至第三晶体管的漏极，漏极连接至第二电压端；第六晶体管，源极连接至第四晶体管的源极，栅极连接至第四晶体管的漏极，漏极连接至第二电压端；第三晶体管的漏极经第七晶体管连接至第一输入端；第四晶体管的漏极经第八晶体管连接至第二输入端。
驱动装置

[发明专利]非易失性存储器件及其制造方法和操作方法-CN201610109630.1在审
发明人：李南宰 -专利权人：海力士半导体有限公司
申请日： 2012-03-02 - 公布日： 2016-07-06 - 主分类号： H01L27/115 文献下载
摘要：所述非易失性存储器件包括：交替地彼此平行布置的位线和源极线；以及交替地布置在位线与源极线之间并且每个包括漏极选择晶体管、存储器晶体管和源极选择晶体管的偶数串和奇数串。漏极选择晶体管包括结构与存储器晶体管相同的第一漏极选择晶体管和结构与源极选择晶体管相同的第二漏极选择晶体管。所述非易失性存储器件还包括与所述偶数串的第一漏极选择晶体管和奇数串的第二漏极选择晶体管连接的偶数漏极选择线，以及与奇数串的第一漏极选择晶体管和偶数串的第二漏极选择晶体管连接的奇数漏极选择线。
非易失性存储器及其制造方法操作方法

[发明专利]非易失性存储器件及其制造方法和操作方法-CN201210052965.6无效
发明人：李南宰 -专利权人：海力士半导体有限公司
申请日： 2012-03-02 - 公布日： 2012-09-05 - 主分类号： G11C16/10 文献下载
摘要：所述非易失性存储器件包括：交替地彼此平行布置的位线和源极线；以及交替地布置在位线与源极线之间并且每个包括漏极选择晶体管、存储器晶体管和源极选择晶体管的偶数串和奇数串。漏极选择晶体管包括结构与存储器晶体管相同的第一漏极选择晶体管和结构与源极选择晶体管相同的第二漏极选择晶体管。所述非易失性存储器件还包括与所述偶数串的第一漏极选择晶体管和奇数串的第二漏极选择晶体管连接的偶数漏极选择线，以及与奇数串的第一漏极选择晶体管和偶数串的第二漏极选择晶体管连接的奇数漏极选择线。
非易失性存储器及其制造方法操作方法

[发明专利]静电防护电路及电子装置-CN202111366080.9在审
发明人：管要宾;盛健健 -专利权人：英诺赛科（珠海）科技有限公司
申请日： 2019-05-15 - 公布日： 2022-02-08 - 主分类号： H01L27/02 文献下载
摘要：静电防护电路包含第一晶体管、第二晶体管第三晶体管。第一晶体管具有源极、栅极、及漏极，其中第一晶体管之源极连接至功率装置的第一端点，且第一晶体管之漏极连接至功率装置的第二端点，其中功率装置的第一端点为高电子迁移率晶体管之源极，且功率装置的第二端点为横向高电子迁移率晶体管之栅极第二晶体管具有源极、栅极、及漏极，其中第二晶体管之源极连接至第一晶体管之栅极，且第二晶体管之栅极连接至第二晶体管之漏极。第三晶体管具有源极、栅极、及漏极，其中第三晶体管之源极连接至第二晶体管之漏极，且第三晶体管之栅极连接至所述第三晶体管之漏极与功率装置的第二端点。
静电防护电路电子装置

[发明专利]失效保护电路-CN201410776153.5有效
发明人：潘磊;孟庆超 -专利权人：台湾积体电路制造股份有限公司
申请日： 2014-12-15 - 公布日： 2018-10-12 - 主分类号： H03K19/094 文献下载
摘要：一种失效保护电路，包括：第一NMOS晶体管，栅极连接至第一电压节点，漏极连接至第一控制端；第一PMOS晶体管，栅极连接至第一NMOS晶体管的源极，源极连接至第一电压节点；第二PMOS晶体管，栅极连接至第二控制端，源极连接至第一PMOS晶体管的漏极；第三PMOS晶体管，栅极连接至第一PMOS晶体管的栅极，源极连接至第一电压节点；第四PMOS晶体管，源极连接至第三PMOS晶体管的漏极，并且进一步连接至第一PMOS晶体管的漏极和第二PMOS晶体管的源极；第五PMOS晶体管，栅极连接至第一电压节点，源极连接至第一PMOS晶体管的栅极；第二NMOS晶体管，漏极连接至第二PMOS晶体管的漏极，源极连接至第二电压节点；第三NMOS晶体管，漏极连接至第四PMOS晶体管的漏极，源极连接至第二电压节点。
失效保护电路

[发明专利]连续扩散可配置标准单元架构-CN201680006551.6有效
发明人： S·萨胡;J·L·帕克特;O·翁;W·J·古多尔三世;B·J·鲍尔斯 -专利权人：高通股份有限公司
申请日： 2016-01-13 - 公布日： 2020-12-29 - 主分类号： H01L27/118 文献下载
摘要：每个中央子单元包括第一和第二pMOS晶体管，以及第一和第二nMOS晶体管。该第一pMOS晶体管具有第一pMOS晶体管栅极、源极和漏极。该第一pMOS晶体管源极被耦合到第一电压源。该第二pMOS晶体管具有第二pMOS晶体管栅极、源极和漏极。该第二pMOS晶体管源极被耦合到第一电压源。该第一pMOS晶体管漏极和该第二pMOS晶体管漏极是同一漏极。该第一nMOS晶体管具有第一nMOS晶体管栅极、源极和漏极。该第一nMOS晶体管源极被耦合到第二电压源。该第二nMOS晶体管具有第二nMOS晶体管栅极、源极和漏极。该第二nMOS晶体管源极被耦合到第二电压源。该第一nMOS晶体管漏极和该第二nMOS晶体管漏极是同一漏极。
连续扩散配置标准单元架构

[发明专利]一种高速电平移位器-CN201910949011.7在审
发明人：王慧;朱敏 -专利权人：芯创智（北京）微电子有限公司
申请日： 2019-10-08 - 公布日： 2020-04-10 - 主分类号： H03K19/0185 文献下载
摘要：本发明提供的高速电平移位器包括：第一晶体管栅极连IN，源极连第二晶体管的源极，漏极接第五晶体管的源极；第二晶体管栅极连第一反相器输出端，源极连第一晶体管M1的源极，漏极连第六晶体管的源极，第一反相器的输入端连IN，电源端连接VDDL；第三晶体管的栅极连输入信号IN，漏极连VA，源极连VDDL；第四晶体管栅极连第一反相器的输出端，漏极连VB，源极连VDDL；第五晶体管和第六晶体栅极都连Vbias；第七晶体管和第八晶体管交叉耦合；第九晶体管栅极连INNE，源极连第七晶体管源极，漏极连第七晶体管漏极；第十晶体管栅极接INPE，漏极连第八晶体管漏极，源极连第八晶体管源极。
一种高速电平移位

[发明专利]半导体装置、显示装置以及电子装置-CN201210238516.0有效
发明人：三宅博之;梅崎敦司 -专利权人：株式会社半导体能源研究所
申请日： 2008-03-31 - 公布日： 2012-10-17 - 主分类号： G09G3/36 文献下载
摘要：本发明提供一种半导体装置、显示装置以及电子装置，该半导体装置包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、以及第七晶体管，其中所述第一晶体管的源极和漏极之一电连接到所述第二晶体管的源极和漏极之一以及所述第五晶体管的栅极，其中所述第一晶体管的栅极电连接到所述第四晶体管的栅极，其中所述第二晶体管的栅极电连接到所述第三晶体管的源极和漏极之一、所述第四晶体管的源极和漏极之一、所述第六晶体管的栅极、以及所述第七晶体管的源极和漏极之一，其中所述第五晶体管的源极和漏极之一电连接到所述第六晶体管的源极和漏极之一。
半导体装置显示装置以及电子

[实用新型]高精度低功耗温度系数校准装置及电池管理芯片-CN202121804816.1有效
发明人：不公告发明人 -专利权人：珠海迈巨微电子有限责任公司
申请日： 2021-08-04 - 公布日： 2022-03-04 - 主分类号： G05F1/567 文献下载
摘要：本公开提供一种高精度低功耗温度系数校准装置，用于对MOS晶体管的温度系数进行校准，MOS晶体管为控制电池/电池组的充电和放电的充电MOS晶体管和放电MOS晶体管，充电MOS晶体管的漏极和放电MOS晶体管的漏极连接构成串联电路，包括：放电校准MOS晶体管和/或充电校准MOS晶体管，放电校准MOS晶体管的漏极连接放电MOS晶体管的漏极，和/或充电校准MOS晶体管的漏极连接充电MOS晶体管的漏极；第一电流源，与放电校准MOS晶体管的源极连接和/或与充电校准MOS晶体管的源极连接；以及模数转换器，直接或者间接采集放电校准MOS晶体管的源极和漏极之间的电压或者充电校准MOS晶体管的源极和漏极之间的电压。
高精度功耗温度系数校准装置电池管理芯片

[发明专利]半导体器件及其制造方法-CN202011291470.X在审
发明人：彭士玮;林威呈;曾健庭 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-11-18 - 公布日： 2021-09-10 - 主分类号： H01L27/088 文献下载
摘要：器件包括第一晶体管、第二晶体管和接触件。第一晶体管包括第一源极/漏极、第二源极/漏极以及位于第一源极/漏极和第二源极/漏极之间的第一栅极。第二晶体管包括第三源极/漏极、第四源极/漏极以及位于第三源极/漏极和第四源极/漏极之间的第二栅极。接触件覆盖第一晶体管的第一源极/漏极和第二晶体管的第三源极/漏极。接触件电连接至第一晶体管的第一源极/漏极，并且与第二晶体管的第三源极/漏极电隔离。本发明的实施例还涉及半导体器件及其制造方法。
半导体器件及其制造方法

[发明专利]用于减小的泄漏电流和提高的去耦电容的标准单元架构-CN201780042853.3有效
发明人： S·萨哈;X·陈;R·维兰谷迪皮查;D·库玛 -专利权人：高通股份有限公司
申请日： 2017-07-12 - 公布日： 2023-05-16 - 主分类号： H01L27/02 文献下载
摘要：标准单元IC可以包括多个pMOS晶体管，每个pMOS晶体管包括pMOS晶体管漏极、pMOS晶体管源极和pMOS晶体管栅极。多个pMOS晶体管中的每个pMOS晶体管漏极和pMOS晶体管源极可以耦接到第一电压源。标准单元IC还可以包括多个nMOS晶体管，每个nMOS晶体管包括nMOS晶体管漏极、nMOS晶体管源极和nMOS晶体管栅极。多个nMOS晶体管中的每个nMOS晶体管漏极和nMOS晶体管源极耦接到比第一电压源低的第二电压源。
用于减小泄漏电流提高电容标准单元架构

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