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[发明专利]逻辑闸及数字电路-CN202110227038.2有效
发明人：王振志;何立玮 -专利权人：王振志;何立玮
申请日： 2021-03-01 - 公布日： 2023-10-20 - 主分类号： H01L27/118 文献下载
摘要：本发明是一种逻辑闸及数字电路。所述逻辑闸包括第一至第五子层与贯穿硅通孔。第一子层包括第一导电性连接元件。第二子层位于第一子层上，且包括垂直连接至第一导电性连接元件的第一通孔。第三子层位于第二子层上，且包括电晶体区域及水平地连接至电晶体区域的第二导电性连接元件。第一通孔垂直连接至电晶体区域。电晶体区域包括多个电晶体。第四子层包括垂直连接至第三子层的第二通孔。第五子层位于第四子层上，且包括第三导电性连接元件。第二通孔垂直连接至第三导电性连接元件。贯穿硅通孔垂直连接至第三导电性连接元件。通过上述的结构，可达到增加密度的效果。
逻辑数字电路

[发明专利]半导体模块-CN202310084560.9在审
发明人：野间口亮;原田孝仁 -专利权人：富士电机株式会社
申请日： 2023-01-28 - 公布日： 2023-09-05 - 主分类号： H01L27/118 文献下载
摘要：本发明提供一种半导体模块。在半导体模块的内部，适当地配置半导体元件和各连接部。该半导体模块具备：第一主布线连接部，其设置于第一主布线图案上，并与施加第一电源电压的第一主布线部连接；第二主布线连接部，其设置于第二主布线图案上，并与施加第二电源电压的第二主布线部连接；输出主布线连接部，其设置于输出主布线图案上，并与将输出电压输出的输出主布线部连接；电路基板具有：电路区域，其供第一电路和第二电路在第一方向上排列配置；以及第一连接区域和第二连接区域，其在与第一方向正交的第二方向上夹着电路区域而配置，第一主布线连接部和第二主布线连接部设置于所述第一连接区域，输出主布线连接部设置于第二连接区域。
半导体模块

[发明专利]一种防止闩锁效应的方法-CN202310797639.6有效
发明人：郑奇生;王卫华;郎君;金志俊;郑涵 -专利权人：微传智能科技（常州）有限公司
申请日： 2023-07-03 - 公布日： 2023-08-25 - 主分类号： H01L27/118 文献下载
摘要：本发明提供了一种防止闩锁效应的方法，其方法的内容包括：P型衬底P_sub、N型埋层NBL、第一深高压N阱DHVNW、第二深高压N阱DHVNW、浅N阱NW、浅N型隔离环N_ring、深高压P阱HVPW、浅P型隔离环P_ring、PMOS\NMOS；所述深高压N阱DHVNW、浅N阱NW、浅N型隔离环N_ring、浅P型隔离环P_ring、PMOS\NMOS都位于N型埋层上；本发明通过深高压N阱的隔离阻绝了传统的由NMOS的有源区、P型衬底浅P型隔离环P_ring、浅N阱NW、PMOS的有源区构成的N‑P‑N‑P结构，从而有效地防止了闩锁效应。
一种防止效应方法

[发明专利]低维材料/CMOS片上集成芯片及其集成方法-CN202310358414.0在审
发明人：徐杨;宁浩;汪晓晨;谢永亮;蔺江铭;俞滨 -专利权人：浙江大学
申请日： 2023-04-06 - 公布日： 2023-07-21 - 主分类号： H01L27/118 文献下载
摘要：本发明涉及一种低维材料/CMOS片上集成芯片及其集成方法，本发明的低维材料CMOS片上集成芯片为上下两层的堆叠式芯片。上层是低维材料器件功能层，依靠新型低维材料器件实现感光、忆阻等功能拓展；下层是CMOS电路层，为CMOS电路芯片，依靠CMOS工艺流片生产的CMOS芯片实现新型低维材料器件信号的读出、处理功能。两层之间通过CMOS电路芯片上表面预留的电极接口实现互联。本发明能够实现新型的低维材料器件与成熟的CMOS工艺异质集成。该集成方式制备工艺简单、成本低廉、集成度高，融合了低维材料的特有优势，能够极大地推动低维材料器件的应用和CMOS体系的拓展。低维材料CMOS片上集成芯片解决了传统CMOS芯片材料体系单一，功能难以拓展的局限，实现功能创新。
材料 cmos 集成芯片及其方法

[发明专利]集成电路器件-CN201810499974.7有效
发明人： S.库查努里;S.拉斯托吉;R.拉杰夫;朴哲弘;梁在锡 -专利权人：三星电子株式会社
申请日： 2018-05-23 - 公布日： 2023-07-18 - 主分类号： H01L27/118 文献下载
摘要：本公开提供了集成电路器件。一种集成电路器件包括：在第一型式逻辑单元中在第一方向上平行地布置的一对参考导电线以及在第二型式逻辑单元中平行地布置的一对交换导电线，其中所述一对参考导电线和所述一对交换导电线中的在不同布线轨迹中的一个参考导电线和一个交换导电线具有相同的平面形状和相同的长度，并延伸以交叉第一型式逻辑单元和第二型式逻辑单元之间的单元边界。
集成电路器件

[发明专利]一种抑制关断噪声的混合载流子器件-CN202310366084.X在审
发明人：汪志刚;张卓 -专利权人：图灵芯半导体（成都）有限公司
申请日： 2023-04-07 - 公布日： 2023-07-04 - 主分类号： H01L27/118 文献下载
摘要：本发明公开了一种抑制关断噪声的混合载流子器件，包括工作区、NMOS区域(303)、PMOS区域(304)、晶闸管区域(302)和电容器区域，所述NMOS区域(303)包围所述PMOS区域(304)，所述PMOS区域(304)包围所述晶闸管区域(302)，所述NMOS区域(303)和所述晶闸管区域(302)均呈六边形分布，所述NMOS区域(303)的栅极和晶闸管区域(302)的栅极连接形成电容器区域。本发明解决了现有晶闸管在关断期间产生的噪声电流的问题。
一种抑制噪声混合载流子器件

[发明专利]半导体设备-CN202211688988.6在审
发明人：岛田一贵 -专利权人：瑞萨电子株式会社
申请日： 2022-12-27 - 公布日： 2023-06-30 - 主分类号： H01L27/118 文献下载
摘要：根据一个实施例，一种半导体设备包括：电势供应端子，电势被供应到该电势供应端子；与外部交换信号的端子(I/O端子)；电连接到电势供应端子和该端子的I/O电流检测负载电路；以及检测流过I/O电流检测负载电路的I/O电流的电流传感器电路。电流传感器电路获取与I/O电流成比例的传感器电流并将所获取的传感器电流作为输出信息输出，并且I/O电流是由于静电放电和电磁敏感性中的至少一者而流过I/O端子的异常电流并且是大于预定电流且引起异常状态的电流。
半导体设备

[发明专利]半导体器件、集成电路及其制造方法-CN202210901053.5在审
发明人：王柏钧;赖知佑;卢麒友;邱上轩;庄惠中;陈志良 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-07-28 - 公布日： 2023-06-23 - 主分类号： H01L27/118 文献下载
摘要：本申请的实施例提供了半导体器件、集成电路及其制造方法。集成电路包括第一单元和第二单元。第一单元包括在第一方向上延伸的第一多个有源区域和在与第一方向交叉的第二方向上延伸的第一多个栅极，第一单元具有由第一多个栅极中的间断限定的第一单元边缘。第二单元包括在第一方向上延伸的第二多个有源区域和在第二方向上延伸的第二多个栅极，第二单元具有由第二多个栅极中的间断限定的第二单元边缘。第二多个有源区域中的每个大于第一多个有源区域中的每个，并且第一单元与第二单元相邻，使得第一单元边缘与第二单元边缘对齐。
半导体器件集成电路及其制造方法

[发明专利]IC器件及其制造方法-CN202210927340.3在审
发明人：王奕文;吴家骏;庄惠中;简永溱;高章瑞;陈向东 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-08-03 - 公布日： 2023-06-09 - 主分类号： H01L27/118 文献下载
摘要：本发明的实施例提供了一种IC器件，包括：沿第一方向延伸并且承载电源和参考电压中的一个的第一电源轨和第二电源轨；在第一电源轨和第二电源轨之间延伸并且承载电源和参考电压中的另一个的第三电源轨；以及多个晶体管，包括在第一电源轨和第二电源轨之间延伸的第一有源区至第四有源区、垂直于第一方向延伸的多个栅极结构，以及在第二方向上延伸穿过第三电源轨的第一导电段和第二导电段。第二有源区和第三有源区的每个都与第三电源轨相邻，第一导电段和第二导电段的每个都电连接至第二有源区和第三有源区的每个中的S/D结构，并且多个晶体管被配置为AOI、OAI和四输入NAND中的一个。本发明的实施例还提供了一种制造IC器件的方法。
ic 器件及其制造方法

[发明专利]半导体结构-CN202211559831.3在审
发明人：谢贺捷;池其辉;蔡行易 -专利权人：联发科技股份有限公司
申请日： 2022-12-06 - 公布日： 2023-06-09 - 主分类号： H01L27/118 文献下载
摘要：本发明公开一种半导体结构，包括：半导体基板；第一阱区；第二阱区；以及逻辑单元，包括：至少一个第一晶体管，在该第一阱区上方的第一有源区中，并且包括在第一方向上延伸的第一闸电极；至少一个第二晶体管；第二闸电极和第三闸电极；以及第一隔离结构和第二隔离结构，在该第二有源区的相对边缘上，其中，该第一隔离结构与该第二栅极结构在该第一方向上对齐，该第二隔离结构与该第三栅极结构在该第一方向上对齐。采用这种方式，电线源/接地线无需设置的过宽，因此相较于先前技术中的电源线，本发明实施例中的电源线/接地线的宽度更小，并且面积也更小，这样也就降低了逻辑单元的高度和面积，也降低了半导体结构的整体高度和整体的面积。
半导体结构

[发明专利]三维堆叠芯片及其供电配置方法-CN202111329384.8在审
发明人：左丰国;韩洋 -专利权人：西安紫光国芯半导体有限公司
申请日： 2021-11-10 - 公布日： 2023-05-12 - 主分类号： H01L27/118 文献下载
摘要：本申请公开了一种三维堆叠芯片及其供电配置方法，该三维堆叠芯片包括：依次层叠设置的逻辑晶圆层和存储晶圆层，电源网络，包括逻辑电源网络和存储电源网络，电源网络设置于逻辑晶圆层和存储晶圆层其中之一；或者，逻辑电源网络设置于存储晶圆层，存储电源网络设置于逻辑晶圆层。这样有利于充分利用各晶圆层的布线资源，缓解芯片的布线拥塞情况，提高芯片的可实现性。
三维堆叠芯片及其供电配置方法

[发明专利]微电子装置、相关电子系统及形成微电子装置的方法-CN202180050138.0在审
发明人：合田晃;K·R·帕雷克;A·S·叶 -专利权人：美光科技公司
申请日： 2021-07-14 - 公布日： 2023-05-12 - 主分类号： H01L27/118 文献下载
摘要：一种微电子装置包括第一裸片及附接到所述第一裸片的第二裸片。所述第一裸片包括存储器阵列区，其包括：堆叠结构，其包括垂直交替的导电结构及绝缘结构；垂直延伸的存储器胞元串，其在所述堆叠结构内；及第一接合垫结构，其垂直邻近所述垂直延伸的存储器胞元串。所述第二裸片包括：控制逻辑区，其包括控制逻辑装置，所述控制逻辑装置经配置以实现所述垂直延伸的存储器胞元串的控制操作的至少一部分；第二接合垫结构，其与所述第一接合垫结构电连通；及信号路由结构，其位于所述第一裸片与所述第二裸片之间的界面处。还描述相关微电子装置、电子系统及方法。
微电子装置相关电子系统形成方法

[发明专利]集成电路芯片-CN202010563940.7有效
发明人：湛伟;马淑彬;张俐;夏明刚;丛伟林 -专利权人：成都华微电子科技股份有限公司
申请日： 2020-06-19 - 公布日： 2023-04-07 - 主分类号： H01L27/118 文献下载
摘要：集成电路芯片，涉及集成电路技术。本发明包括至少3个电路模块，其特征在于，至少有两个电路模块各自连接有一个方向驱动器，各方向驱动器连接到公共连接点，所述方向驱动器包括信号传输方向控制单元、使能控制单元和两个外部连接端，所述信号传输方向控制单元用于控制信号在两个外部连接端之间的传输方向，所述使能控制单元用于控制方向驱动器的使能状态，所述信号传输方向控制单元和使能控制单元皆带有控制端。本发明适用于增强芯片内部模块间长距离信号的驱动能力，并且可以通过使能控制信号控制信号的方向，灵活的实现具有方向性的信号驱动。
集成电路芯片

[发明专利]一种CMOS片内三维结构的形成方法-CN202010462188.7有效
发明人：葛星晨 -专利权人：上海集成电路研发中心有限公司;上海集成电路装备材料产业创新中心有限公司
申请日： 2020-05-27 - 公布日： 2023-03-24 - 主分类号： H01L27/118 文献下载
摘要：本发明公开了一种CMOS片内三维结构的形成方法，包括：在硅衬底上形成环状突起的单晶硅种子层区域；在非种子层区域形成第一层CMOS晶体管；形成第一层层间介质层，并使单晶硅种子层区域露出；在第一层层间介质层上覆盖一多晶硅层，并使两者的表面平齐；加热使多晶硅层熔融并再结晶，利用围绕多晶硅的单晶硅，使多晶硅转变为单晶硅，形成单晶硅层；在单晶硅层上形成第二层CMOS晶体管；形成第二层层间介质层；形成第一层CMOS晶体管和第二层CMOS晶体管之间的互连。本发明能够增加片内CMOS晶体管的密度，减少所需的互连长度，提高产品的性能，减少单个芯片的成本。
一种 cmos 三维结构形成方法

[发明专利]集成电路器件及制造方法-CN202111109795.6在审
发明人：陈村村;王新泳;马亚琪;潘磊;王明鉴;钟嘉良 -专利权人：台湾积体电路制造股份有限公司;台积电（中国）有限公司
申请日： 2021-09-18 - 公布日： 2023-03-21 - 主分类号： H01L27/118 文献下载
摘要：本申请公开了集成电路器件及制造方法。一种集成电路(IC)器件包括：第一衬底、位于第一衬底中的穿过衬底的过孔(TSV)、以及位于第一衬底之上并电耦合到TSV的第一天线效应保护电路。第一天线效应保护电路包括至少一个第一类型的第一晶体管和至少一个第二类型的第二晶体管，该第二类型不同于第一类型。至少一个第一晶体管和至少一个第二晶体管中的每一个的栅极端子、第一端子和第二端子电耦合在一起，并且电耦合到TSV。
集成电路器件制造方法

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