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[发明专利]栅极驱动电路、栅极驱动电路的驱动方法和显示装置-CN201610339376.4有效
发明人：商广良;韩明夫;韩承佑;林允植 -专利权人：京东方科技集团股份有限公司
申请日： 2016-05-19 - 公布日： 2018-11-23 - 主分类号： G09G3/20 文献下载
摘要：该栅极驱动电路的驱动方法，栅极驱动电路包括多个级联的栅极驱动单元，该方法包括步骤：提供N+1个时钟信号，其中：N为大于2的自然数；按栅极驱动单元的级联次序，每N个栅极驱动单元按照顺序提供有效脉冲的时钟信号和逆序提供有效脉冲的时钟信号交叉驱动，且相邻的N个栅极驱动单元之间的一个栅极驱动单元由第N+1个时钟信号驱动，其中：第N+1个时钟信号的有效脉冲的波形与第一个时钟信号或第N个时钟信号中的有效脉冲的波形相同。该栅极驱动电路方法至少部分解决相邻栅极驱动单元的时钟信号差异导致的相邻像素行输入负载跳变较大，出现横纹mura的问题。
栅极驱动电路方法显示装置

[发明专利]差动时钟产生装置与相关方法-CN200610151730.7无效
发明人：谢宜政 -专利权人：威盛电子股份有限公司
申请日： 2006-09-08 - 公布日： 2007-02-28 - 主分类号： H03K3/011 文献下载
摘要：差动时钟产生装置与相关方法是根据参考时钟信号产生两差动时钟信号。该差动时钟产生装置包含初阶电路与辅助电路；该初阶电路会根据该参考时钟信号产生两个互为反相的时钟信号；该辅助电路会将此两时钟信号分别传输至两输出端以用来产生二差动输出时钟信号。该辅助电路设有交互耦合的架构，当要将一时钟信号传输至输出端时，该辅助电路会在另一时钟信号的信号电平转换时辅助驱动该输出端的电平转变。经由此交互耦合架构，该差动时钟产生装置可有效降低两差动时钟信号间的不匹配，并减少差动时钟信号中的抖动。
差动时钟产生装置相关方法

[发明专利]一种SOC芯片的MCU唤醒装置和方法-CN201310325903.2有效
发明人：王光耀;陈松涛 -专利权人：深圳市汇顶科技股份有限公司
申请日： 2013-07-30 - 公布日： 2013-11-27 - 主分类号： G06F1/32 文献下载
摘要：该装置包括：外部唤醒信号检测模块、中断请求产生模块、门控时钟以及中断服务程序模块，外部唤醒信号检测模块检测到有效的外部唤醒信号后产生内部唤醒信号；中断请求产生模块接收到内部唤醒信号后产生门控时钟使能信号和中断请求信号；门控时钟根据门控时钟使能信号、睡眠信号状态和寄存器配置信号状态输出系统时钟到中断请求产生模块和MCU；中断服务程序模块接收到中断请求信号后，将门控时钟控制寄存器配置为有效状态，并产生中断退出信号输出到本发明既保证了唤醒的安全性，又避免额外的唤醒，有效地降低系统功耗。
一种 soc 芯片 mcu 唤醒装置方法

[发明专利]数据处理方法及装置、驱动器、显示装置-CN202080002788.3在审
发明人：金台镇 -专利权人：京东方科技集团股份有限公司;合肥京东方卓印科技有限公司
申请日： 2020-11-16 - 公布日： 2022-07-29 - 主分类号： G09G3/20 文献下载
摘要：一种数据处理方法，包括：接收来自至少一个驱动器的第一数据信号和第一时钟信号；其中，第一数据信号包括时钟信号段和补偿数据信号段，时钟信号段的顺序在补偿数据信号段之前，时钟信号段与补偿数据信号段间隔第一预设时长；时钟信号段和第一时钟信号具有相同的周期和占空比；在第一数据信号中的时钟信号段相比于第一时钟信号的相位误差量大于或等于第二预设时长的情况下，延迟第一数据信号中的补偿数据信号段和第一时钟信号中的一者，以使补偿数据信号段的第一个有效信号的起始时刻与第一时钟信号中位于第一个有效信号的起始时刻后的第一个脉冲的取样触发沿的时间间隔大于或等于零
数据处理方法装置驱动器显示装置

[发明专利]满足用于相对于时钟的重复信号的设置/保持时间-CN201880014749.8有效
发明人： P·J·克莱默;M·H·奇尔德斯;R·C·塔夫特 -专利权人：德克萨斯仪器股份有限公司
申请日： 2018-03-05 - 公布日： 2023-07-07 - 主分类号： H03K5/135 文献下载
摘要：在所描述的示例中，用于捕捉相对于时钟的重复信号的时钟生成包括：时钟电路系统，其在时钟周期(TCLOCK)内提供具有有效时钟边沿(101)和无效时钟边沿(102)的时钟(100)；以及信号捕捉电路系统，其基于确定设置/保持窗口(13)的预定设置和保持时间(tSETUP/tHOLD)，在有效时钟边沿处捕捉重复信号转变(20、21/22)。时钟相位调整电路系统被配置为调整时钟相位，使得重复信号转变(20、21)发生在设置/保持窗口(13)之间的信号捕捉窗口(14)内。时钟相位调整可以基于：将时钟无效边沿(102)与重复信号转变(21)对齐；和/或将时钟和重复信号转变的连续相位比较取平均；和/或选择性地执行初始极性反转以生成极性反转时钟，然后调整极性反转时钟的时钟相位
满足用于相对于时钟重复信号设置保持时间

[发明专利]电池保护芯片、其多延时时钟链复用电路及方法-CN202011202360.1在审
发明人：李卓;骞海荣 -专利权人：圣邦微电子（北京）股份有限公司
申请日： 2020-11-02 - 公布日： 2022-05-06 - 主分类号： H03K5/135 文献下载
摘要：本发明公开了一种电池保护芯片、其多延时时钟链复用电路及方法，该电路包括：时钟选择及复位模块，用以在对应优先级更高的新触发保护项有效时输出有效的复位信号，并根据对应的延时要求选择输出多个基础时钟信号的其中之一；延时时钟链复用模块，用以在接收到有效的复位信号时复位延时时钟链，及根据所接收到的基础时钟信号控制延时时钟链进行延时计时，并在计时值达到相应阈值时输出具有第一电平状态的执行信号；保护检测模块，用以检测多个触发执行信号和多个解除执行信号的电平状态，并根据检测结果输出多个保护信号。本发明能基于同一延时时钟链路实现多个保护项触发和解除时的延时计时，有助于降低功耗和实现芯片小型化。
电池保护芯片延时时钟用电方法

[发明专利]时钟同步方法、系统和设备-CN201110020943.7无效
发明人：赵国胜;李广鑫;习建德;苏丽芳 -专利权人：大唐移动通信设备有限公司
申请日： 2011-01-18 - 公布日： 2011-05-11 - 主分类号： H04W56/00 文献下载
摘要：本发明实施例公开了一种时钟同步方法、系统和设备，涉及无线通信技术领域，用于解决时钟同步设备同步失效的问题。本发明中，部署有至少两种时钟参考设备，每种时钟参考设备向时钟同步设备发送本地时钟的时钟参考信号，时钟同步设备使用其中一种时钟参考设备发来的时钟参考信号进行时钟同步，并在检测到该种时钟参考设备的时钟参考信号失效时，使用其他时钟参考设备发来的时钟参考信号进行时钟同步。可见，本发明中，时钟同步设备在进行时钟同步所使用的当前时钟参考信号失效时，可以继续使用其他时钟参考设备发来的时钟参考信号进行时钟同步，从而有效避免了由于当前时钟参考信号失效所带来的时钟同步设备同步失效的问题
时钟同步方法系统设备

[发明专利]扫描驱动器和显示装置-CN202010893556.3在审
发明人：金玄俊 -专利权人：三星显示有限公司
申请日： 2020-08-31 - 公布日： 2021-03-05 - 主分类号： G09G3/3208 文献下载
摘要：该扫描驱动器包括级，级中的每个接收具有第一低电平作为有效电平的第一时钟信号和第二时钟信号以及具有高电平作为有效电平的第三时钟信号。级中的每个包括：逻辑电路，基于输入信号和第一时钟信号将第一节点的电压改变为第一低电平，并且基于第二时钟信号将第一节点的电压改变为比第一低电平低的第二低电平；第一输出缓冲器，响应于第一节点的电压输出第二时钟信号作为低电平有效扫描信号；以及第二输出缓冲器，响应于第一节点的电压输出第三时钟信号作为高电平有效扫描信号。
扫描驱动器显示装置

[发明专利]JPEG解码器-CN200410102976.6无效
发明人：居晓波;刘健 -专利权人：北京中星微电子有限公司
申请日： 2004-12-31 - 公布日： 2005-06-01 - 主分类号： G06T9/00 文献下载
摘要：和与同步SRAM互联的JPEG硬件编解码核心模块，其特征在于还包括JPEG控制逻辑模块，该JPEG控制逻辑模块与同步SRAM和JPEG硬件编解码核心模块互联，JPEG控制逻辑模块通过其内部状态积产生门控信号；该门控信号与JPEG时钟信号在时钟复用模块中复用为JPEG硬件编解码核心模块的核心模块时钟信号，作为JPEG硬件编解码核心模块的时钟信号，使得在读同步SRAM的Huffman表解码的过程中，当同步SRAM片选信号有效且同步SRAM写使能信号为高电平的情况下核心模块时钟信号没有时钟而当同步SRAM片选信号从有效跳变到无效状态时核心模块时钟信号紧接着一个时钟。
jpeg 解码器

[发明专利]移位寄存单元的驱动方法、栅极驱动电路和显示装置-CN202010552249.9在审
发明人：张永强;徐敬义;丁爱宇;刘雨生;霍培荣;刘弘;刘鹏;李波;韩帅;肖振宏 -专利权人：京东方科技集团股份有限公司;鄂尔多斯市源盛光电有限责任公司
申请日： 2020-06-17 - 公布日： 2020-09-11 - 主分类号： G09G3/20 文献下载
摘要：本发明提供一种移位寄存单元的驱动方法，移位寄存单元包括：输入子电路、输出子电路、复位子电路、第一下拉子电路和下拉控制子电路；该移位寄存单元的驱动方法包括：在充电阶段，向移位寄存单元的输入端或复位端提供有效电平信号，向第二时钟信号端提供无效电平信号，以对上拉控制节点进行充电，并将第二时钟信号端与下拉节点断开；在输出阶段，向第二时钟信号端提供无效电平信号，向第一时钟信号端提供有效电平信号；在复位阶段，向第二时钟信号端提供有效电平信号，向复位端或移位寄存单元的输入端提供有效电平信号；在降噪阶段，向第二时钟信号端提供无效电平信号，以使第二时钟信号端与下拉节点断开。
移位寄存单元驱动方法栅极电路显示装置

[发明专利]振荡器电路、电荷泵电路和存储器-CN202310008385.5在审
发明人：吴忠武 -专利权人：长鑫存储技术有限公司
申请日： 2023-01-04 - 公布日： 2023-04-25 - 主分类号： G11C7/22 文献下载
摘要：本公开实施例提供了一种振荡器电路、电荷泵电路和存储器，该振荡器电路包括：控制模块，用于接收初始启动信号和至少一个时钟信号，根据初始启动信号和至少一个时钟信号进行逻辑处理和锁存处理，生成目标启动信号；振荡器模块，用于接收目标启动信号，根据目标启动信号，生成至少一个时钟信号；其中，在至少一个时钟信号的数量大于一个时，在目标启动信号处于有效状态的时间段内，每一时钟信号处于有效状态的时长相同。本公开实施例采用初始启动信号和振荡器模块输出的时钟信号共同生成一个目标启动信号，对振荡器模块进行控制，使得各时钟信号的时钟周期数相同，提升了电路性能。
振荡器电路电荷存储器

[发明专利]源同步双倍数据速率接口的采样装置及其采样方法-CN201210558757.3有效
发明人：叶树琼 -专利权人：华为技术有限公司
申请日： 2012-12-20 - 公布日： 2013-04-24 - 主分类号： G06F13/36 文献下载
摘要：本发明涉及一种源同步双倍数据速率DDR接口的采样装置及其采样方法，所述装置包括：延时模块，用于对输入的时钟信号进行延时，输出满足时序要求的时钟信号；串并转换模块，用于根据所述延时模块输出的时钟信号，对输入的数据信号或控制信号进行串并转换；并行处理模块，用于根据所述串并转换模块输出的控制信号，识别所述数据信号中的有效数据，并将所述有效数据的输出时序转换成时钟域切换模块的写接口时序；时钟域切换模块，用于根据所述写接口时序，缓存所述有效数据，并根据接收的读接口时序输出所述有效数据。本发明不采用锁相环模块，避免占用有限的逻辑资源，减少受FPGA器件内部逻辑时钟资源数的限制。
同步双倍数据速率接口采样装置及其方法

[发明专利]用于监控时钟信号的方法和装置-CN202010437262.X有效
发明人：李炎 -专利权人：北京百度网讯科技有限公司
申请日： 2020-05-21 - 公布日： 2023-04-25 - 主分类号： G06F30/398 文献下载
摘要：本申请涉及芯片验证技术领域，公开了用于监控时钟信号的方法和装置：响应于检测到时钟信号序列中的当前时钟信号的半周期与预设的时钟信号半周期的差值不小于第一预设值，将与当前时钟信号相邻的时序在后的第一预设数量个时钟信号作为待检测时钟信号，获取待检测时钟信号的半周期；分别将各待检测时钟信号的半周期与当前时钟信号的半周期进行比较；响应于确定各待检测时钟信号的半周期与当前时钟信号的半周期的差值不均小于等于第二预设值，且当前时钟信号的低电平时长不大于预设的信号关停时长，确定当前时钟信号为异常的时钟信号，并生成用于向监控端上报异常的时钟信号的提示信息，有效提高了对时钟信号进行监控的准确性和即时性。
用于监控时钟信号方法装置

[发明专利]WIFI射频芯片参考时钟电路、时钟合成电路、应用处理器-CN201810729806.2在审
发明人：柳春青;郑发耀;魏建兴;廖智雄 -专利权人：福州瑞芯微电子股份有限公司
申请日： 2018-07-05 - 公布日： 2019-01-04 - 主分类号： H03L7/18 文献下载
摘要：本发明提供了一种时钟合成电路、应用处理器、WIFI射频芯片参考时钟电路，所述时钟合成电路用于与外部参考时钟单元连接，所述时钟合成电路包括第一分频器、PLL锁相环单元、时钟选择器。所述外部参考时钟单元用于提供时钟输入信号。所述时钟选择器用于接收第一时钟信号和第二时钟信号，并选择一路时钟信号进行输出；所述第一时钟信号为外部参考时钟单元直接传输至时钟选择器的时钟输入信号，所述第二时钟信号为时钟输入信号经过PLL锁相环单元后传输至时钟选择器的时钟信号这样，其他功能模块的参考时钟由应用处理器中的时钟合成电路生成，从而有效减少了晶振数量，达到缩小PCB面积、节约成本的目的。
时钟信号时钟合成电路时钟选择器参考时钟单元时钟输入信号应用处理器参考时钟电路锁相环外部参考时钟有效减少直接传输分频器晶振传输输出节约

[发明专利]用于时钟周期窃取的方法及装置-CN200880110437.3无效
发明人： S·M·戈尔德;B·K·C·关;C·D·伊顿 -专利权人：格罗方德半导体公司
申请日： 2008-08-30 - 公布日： 2010-09-01 - 主分类号： G06F1/08 文献下载
摘要：一种用来产生多个时钟信号的方法。该方法包含使用锁相环(PLL)产生参考时钟信号。然后提供该时钟频率信号至各多个时钟分频器单元，该分频器单元各除该接收之参考时钟信号，以产生对应之分频后的时钟信号。然后该方法去除一个或多个时钟周期(每一给定数目的周期)以便根据频率和从该对应接收分频后之时钟信号去除之数个周期，产生各具有有效频率之多个域时钟信号(domain clock signal)。
用于时钟周期窃取方法装置