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[发明专利]自定时电路与静态随机存取存储器-CN202310919707.1在审
发明人：马自贵;马亚奇;郑君华;顾昌山 -专利权人：合芯科技（苏州）有限公司;合芯科技有限公司
申请日： 2023-07-25 - 公布日： 2023-10-27 - 主分类号： G11C7/22 文献下载
摘要：本申请提供了一种自定时电路与静态随机存取存储器，涉及半导体技术领域，该自定时电路包括内部时钟生成模块与内部控制信号生成模块，其中，内部时钟生成模块包括控制单元与时钟生成单元，控制单元包括反馈回路；该反馈回路被配置为接收外部时钟信号、第一反馈信号、第二反馈信号以及读写控制信号，并基于接收到的上述各信号，输出控制信号；时钟生成单元被配置为基于上述控制信号生成内部时钟信号；内部控制信号生成模块被配置为基于上述内部时钟信号，生成内部控制信号；其中，上述第一反馈信号为上述内部控制信号，上述第二反馈信号为上述控制信号。本申请能够提升自定时电路生成内部时钟信号的速度。
定时电路静态随机存取存储器

[发明专利]存储设备、包含该存储设备的片上系统和计算装置-CN202311212878.7在审
发明人：薛可;范志军;许超;刘建波;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2023-09-20 - 公布日： 2023-10-27 - 主分类号： G11C7/22 文献下载
摘要：本公开涉及存储设备、包含该存储设备的片上系统和计算装置。一种存储设备包括存储模块和时钟门控模块。存储模块包括各自被分配有地址的多个锁存器单元，每个锁存器单元的输入端用于接收写入数据。时钟门控模块包括第一级时钟门控单元和耦接在多个锁存器单元与第一级时钟门控单元之间的第二级时钟门控单元。第一级时钟门控单元接收输入时钟信号和基于写地址的第一地址译码的使能信号并向第二级时钟门控单元中的相应时钟门控单元输出使能时钟信号。第二级时钟门控单元接收第一级时钟门控单元中的相应时钟门控单元输出的使能时钟信号和基于写地址的第二地址译码的使能信号并向相应锁存器单元输出使能时钟信号。
存储设备包含系统计算装置

[发明专利]执行训练操作的半导体设备及其操作方法-CN202211361567.2在审
发明人：安顺成;孙琯琇 -专利权人：爱思开海力士有限公司
申请日： 2022-11-02 - 公布日： 2023-10-20 - 主分类号： G11C7/22 文献下载
摘要：本公开的实施例涉及执行训练操作的半导体设备及其操作方法。一种半导体设备，包括：数据输入电路，适于接收训练时钟以在训练模式下根据多个输入控制信号来提供第一数据信号和选通信号；延迟电路，适于通过根据与相应的设置代码相对应的延迟值对第一数据信号进行延迟而输出第二数据信号；数据对准电路，适于通过根据选通信号对第二数据信号进行对准而输出第三数据信号；代码生成电路，适于根据训练时钟来生成与第三数据信号相对应的预备代码，并根据代码锁定信号来将预备代码作为设置代码而顺序地存储；以及锁定检测电路，适于基于训练时钟和预备代码来激活代码锁定信号。
执行训练操作半导体设备及其操作方法

[发明专利]振荡信号生成电路及使用其的半导体装置-CN202310182099.0在审
发明人：赵善起;徐杨淏;吴益秀 -专利权人：爱思开海力士有限公司
申请日： 2023-02-20 - 公布日： 2023-10-20 - 主分类号： G11C7/22 文献下载
摘要：本公开涉及一种振荡信号生成电路及使用其的半导体装置。振荡信号生成电路基于通过经由时钟延迟电路将振荡信号进行延迟而生成的第一控制信号将振荡信号驱动至第一逻辑电平，以及基于通过将振荡信号延迟固定延迟量而生成的第二控制信号将振荡信号驱动至第二逻辑电平。
振荡信号生成电路使用半导体装置

[发明专利]存储器控制器-CN201910372626.8有效
发明人：金东眩;金承日;郑然镐;许民虎 -专利权人：爱思开海力士有限公司
申请日： 2019-05-06 - 公布日： 2023-10-20 - 主分类号： G11C7/22 文献下载
摘要：本发明提供了一种存储器控制器，该存储器控制器用于控制包括多个存储块的存储器装置，该存储块包括分别联接至多个字线的多个存储器单元，存储器控制器包括：操作时间计算器，被配置为计算对分别联接至多个字线的存储器单元执行编程操作所花费的编程操作时间；以及操作电压确定器，被配置为通过将由操作时间计算器计算的编程操作时间之中的第一编程操作时间与编程操作时间之中除了第一编程操作时间之外的其它编程操作时间进行比较来确定用于擦除存储块的擦除电压。
存储器控制器

[发明专利]存储器读数据测试电路结构及其设计方法-CN202010190043.6有效
发明人：周喆;徐佳斌 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2020-03-18 - 公布日： 2023-10-20 - 主分类号： G11C7/22 文献下载
摘要：本申请涉及半导体集成电路技术领域，具体涉及一种存储器读数据测试电路结构及其设计方法。其中结构包括：读信号路径，包括时钟门控单元和第一组合逻辑电路单元；时钟门控单元的时钟端连接同步时钟信号；地址路径，包括地址寄存器单元、逻辑控制电路单元、地址锁存器单元和第二组合逻辑电路单元；地址寄存器单元的时钟端连接同步时钟信号，地址寄存器单元的数据输出端连接逻辑控制电路单元的输入端，逻辑控制电路单元的输出端连接地址锁存器单元的数据输入端，地址锁存器单元的时钟端连接同步时钟信号。通过读信号产生步骤与所述地址信号产生步骤和地址锁存步骤，采用同步时钟，可以解决相关技术中保证高精度的时序平衡较为复杂与困难的问题。
存储器读数测试电路结构及其设计方法

[发明专利]用于四循环存取命令的技术-CN202310347695.X在审
发明人： S·V·艾亚普利迪 -专利权人：美光科技公司
申请日： 2023-03-31 - 公布日： 2023-10-17 - 主分类号： G11C7/22 文献下载
摘要：本申请涉及用于四循环存取命令的技术。存储器装置可以在与多个数据信道相关联的命令‑地址CA信道上与主机装置传送存取命令。所述主机装置可传输存取命令，所述存取命令包含指示所述存取命令的类型的操作代码、作为所述存取命令的第一目标的所述存储器装置的第一地址和作为所述存取命令的第二目标的所述存储器装置的第二地址。所述第一地址可与第一数据信道相关联，且所述第二地址可与第二数据信道相关联。因此，所述存储器装置和所述主机装置可在所述第一数据信道上传送对应于所述第一地址的第一数据，并在所述第二数据信道上传送对应于所述第二地址的第二数据。
用于循环存取命令技术

[发明专利]用于多目标模拟的双口RAM读出方法及电路-CN202310856473.0在审
发明人：张怀东;周巧玲;谭亮 -专利权人：武汉贞坤电子有限公司
申请日： 2023-07-12 - 公布日： 2023-10-13 - 主分类号： G11C7/22 文献下载
摘要：本发明公开了一种用于多目标模拟的双口RAM读出方法及电路，属于智能硬件技术领域，该方法包括：根据待模拟目标的距离最小调节精度，确定写入时钟频率；根据写入时钟频率和待模拟的目标个数，确定读出随路时钟的频率，并输出对应频率的读出随路时钟；接收FPGA发出的每个目标模拟的使能信号，并根据每个目标使能信号的时间顺序分别读取RAM中存储的待模拟目标的信息数据，按照读出随路时钟生成具有多通道的多目标模拟数据发送至FPGA；其中，每个目标的使能信号为FPGA根据每个目标的距离所对应的延迟时刻发出，多目标模拟数据中的通道与模拟目标一一对应。该方法可以大大节约FPGA资源，减小多目标下状态下常规RAM芯片数目。
用于多目标模拟 ram 读出方法电路

[发明专利]数据接收设备以及使用其的半导体装置和半导体系统-CN202110035193.4有效
发明人：李斗馥;崔容硕 -专利权人：爱思开海力士有限公司
申请日： 2021-01-12 - 公布日： 2023-10-13 - 主分类号： G11C7/22 文献下载
摘要：本申请公开了数据接收设备以及使用其的半导体装置和半导体系统。数据接收设备包括时钟接收器和多个数据接收器。时钟接收器被配置为基于切换使能信号来从时钟信号和互补时钟信号产生多个接收时钟信号。多个数据接收器被配置为接收数据和参考电压并且分别同步于多个接收时钟信号来将数据与参考电压进行比较，以产生多个内部数据。当切换使能信号的逻辑电平转变时，在多个数据接收器之中，接收到接收时钟信号的数据接收器改变参考电压的电压电平，所述接收时钟信号的逻辑电平在切换使能信号的逻辑电平转变时转变。
数据接收设备以及使用半导体装置系统

[发明专利]训练触发方法、装置、设备及存储介质-CN202211718061.2有效
发明人：刘小威;钟汝刚 -专利权人：中茵微电子（南京）有限公司
申请日： 2022-12-29 - 公布日： 2023-10-10 - 主分类号： G11C7/22 文献下载
摘要：本申请提供了一种训练触发方法、装置、设备及存储介质，其中，该方法包括：由主延时线测量一个周期的需要的延时单元数量，并将延时单元数量下发给各从延时线；由写延时线和读延时线分别在对应一个周期的延时单元数量范围内对写延时线和读延时线的延时进行调整，通过训练，分别得到读写延时线对应的有效数据窗口，并完成读写延时线的延时调整；系统运行过程中，通过读写延时线的延时变化与有效数据窗口的比较确定是否重新进行训练，若是，则向主机发送训练信号，以使得主机根据训练信号进行训练操作。本申请可以只在必要的时候，例如读写延时线的延时偏离有效数据窗口的时候进行训练，避免定期训练带来的带宽消耗过大、资源占用过多的问题。
训练触发方法装置设备存储介质

[发明专利]训练触发方法、ONFI PHY、芯片和电子设备-CN202211715992.7有效
发明人：钟汝刚;刘小威 -专利权人：中茵微电子（南京）有限公司
申请日： 2022-12-29 - 公布日： 2023-10-10 - 主分类号： G11C7/22 文献下载
摘要：本发明涉及存储技术领域，提供一种训练触发方法、ONFI PHY、芯片和电子设备。ONFI PHY包括通信连接的信号延迟模块、第一数据通路、第二数据通路、第三数据通路和比较模块，依次通过信号延迟模块、第一数据通路、第二数据通路和第三数据通路，按照各自对应的延迟参数对NADN Flash发送的读数据探针信号进行延迟操作，分别按照第一数据通路、第二数据通路和第三数据通路经延迟操作后三个时刻采样NADN Flash发送的读数据，比较模块若基于三个时刻采样得到的数据确定有效采样窗口变化超出预设阈值则触发训练。通过监测有效采样窗口来感知环境中温度和电压的变化以快速灵敏地触发训练，确保稳定性并提升训练效率。
训练触发方法 onfi phy 芯片电子设备

[发明专利]包含用于半导体存储器的存储器命令的设备及方法-CN201880063966.6有效
发明人：金康永;李炫柳;J·D·波特 -专利权人：美光科技公司
申请日： 2018-09-28 - 公布日： 2023-10-03 - 主分类号： G11C7/22 文献下载
摘要：本发明描述包括用于半导体存储器的存储器命令的设备及方法。一种实例方法包括：响应于接收时序命令而接收数据时钟信号；响应于接收与所述时序命令相关联的存取命令而执行存取操作；基于所述数据时钟信号来提供存取数据时钟信号；及基于所述数据时钟信号来提供存取数据时钟信号。所述存取命令可与所述相关联时序命令在时间上间隔系统时钟信号的至少一个时钟周期。在一些实例中，所述存取命令可在所述相关联时序命令之前或可在所述相关联时序命令之后。在一些实例中，所述存取命令可紧接在所述相关联时序命令之后或所述相关联时序命令之前。
包含用于半导体存储器命令设备方法

[发明专利]一种数据选通信号的建模方法、建模系统和存储介质-CN202310778503.0在审
发明人：程彪 -专利权人：长鑫存储技术有限公司
申请日： 2023-06-28 - 公布日： 2023-09-29 - 主分类号： G11C7/22 文献下载
摘要：本发明提供一种数据选通信号的建模方法、建模系统和存储介质，该方法包括：针对模式寄存器读指令，从模式寄存器中读取与模式寄存器读指令对应的前导码信号的时长和后同步码信号的时长；根据前导码信号的时长确定前导码使能信号，根据后同步码信号的时长确定后同步码使能信号，根据输出数据信号的预设数据时长确定输出数据使能信号；根据前导码使能信号的有效电平、后同步码使能信号的有效电平和输出数据使能信号的有效电平，并基于时钟信号的波形和前导码选通信号的波形，生成数据选通信号。上述方法中，根据确定的前导码使能信号和后同步码使能信号，建立对应的数据选通信号，从而减小了存储器的工作量，提高了存储器的工作效率。
一种数据通信建模方法系统存储介质

[发明专利]用于读取及写入存储器操作的时钟信号驱动器-CN201910417073.3有效
发明人：北川胜浩;山下彰 -专利权人：美光科技公司
申请日： 2019-05-20 - 公布日： 2023-09-29 - 主分类号： G11C7/22 文献下载
摘要：本发明涉及用于读取及写入存储器操作的时钟信号驱动器。描述用于存储器阵列读取及写入操作的驱动器。在一个方面中，存储器装置可包含输入/输出I/O电路，其有利于所述存储器装置的读取及写入操作。一个驱动器可产生用于命令电路的时钟信号以帮助所述写入操作的执行。另一驱动器可产生用于所述I/O电路的时钟信号以帮助所述读取操作的执行。
用于读取写入存储器操作时钟信号驱动器

[发明专利]时钟生成电路以及包含时钟生成电路的存储器件-CN201911288841.6有效
发明人：金光淳 -专利权人：爱思开海力士有限公司
申请日： 2019-12-12 - 公布日： 2023-09-29 - 主分类号： G11C7/22 文献下载
摘要：本发明公开一种时钟生成电路以及包含时钟生成电路的存储器件。存储器件可以包括：时钟分频电路，其适于通过将外部时钟分频来生成多个内部时钟；模式判定电路，其适于基于内部时钟而根据读取命令的输入时间点来确定操作模式；以及时钟排列电路，其适于按照根据操作模式而确定的顺序来排列内部时钟，并且输出排列的时钟作为多个数据输出时钟；以及数据排列电路，其适于根据操作模式来排列读取数据，以及响应于数据输出时钟而输出被排列的数据。
时钟生成电路以及包含存储器件

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