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[实用新型]一种基于改善VDMOS器件-CN201920075836.6有效
发明人：鄢细根;黄种德 -专利权人：厦门中能微电子有限公司
申请日： 2019-01-17 - 公布日： 2019-07-19 - 主分类号： H01L29/423 文献下载
摘要：本实用新型公开的一种基于改善VDMOS器件，包括，多晶硅窗口、条形多晶栅、横向多晶硅、上条形多晶栅，所述横向多晶硅下端固定设置有上条形多晶栅，所述上条形多晶栅下端固定设置有条形多晶栅，所述条形多晶栅为多个，所述条形多晶栅之间形成多晶硅窗口。所述条形多晶栅的宽度大于上条形多晶栅，所述条形多晶栅的宽度大于横向多晶硅的宽度。所述多晶硅窗口下端的宽度小于条形多晶栅的宽度，所述多晶硅窗口上端的宽度大于上条形多晶栅的宽度。
多晶栅多晶硅横向多晶硅本实用新型固定设置下端上端电参数帮助

[发明专利]屏蔽栅功率半导体器件及制备方法-CN202310172780.7在审
发明人：徐真逸;杨飞;吴凯;张广银;朱阳军 -专利权人：江苏芯长征微电子集团股份有限公司;南京芯长征科技有限公司
申请日： 2023-02-27 - 公布日： 2023-06-23 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种屏蔽栅功率半导体器件及制备方法。其屏蔽栅结构包括沟槽栅多晶硅以及位于所述沟槽栅多晶硅正下方的第一屏蔽栅多晶硅；在元胞沟槽内，还包括位于第一屏蔽栅多晶硅一侧的第二屏蔽栅多晶硅以及位于第一屏蔽栅多晶硅另一侧的第三屏蔽栅多晶硅，其中，第一屏蔽栅多晶硅的下端部位于第二屏蔽栅多晶硅以及第三屏蔽栅多晶硅相应下端部的下方；沟槽栅多晶硅与栅极金属欧姆接触，第一屏蔽栅多晶硅与源极金属欧姆接触；将第二屏蔽栅多晶硅或第三屏蔽栅多晶硅中的一个配置处于浮空状态，第二屏蔽栅多晶硅或第三屏蔽栅多晶硅中的另一个配置与沟槽栅多晶硅保持等电位
屏蔽功率半导体器件制备方法

[发明专利]一种屏蔽栅沟槽型功率器件及其制作方法-CN202310975942.0在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-08-03 - 公布日： 2023-10-13 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种屏蔽栅沟槽型功率器件及其制作方法，该器件的沟槽中不仅具有栅极多晶硅与屏蔽栅多晶硅，还具有调节栅多晶硅，其中，调节栅多晶硅位于屏蔽栅多晶硅上方，栅极多晶硅包括中间部及侧翼部，中间部位于调节栅多晶硅上方，侧翼部位于调节栅多晶硅两侧并与中间部连接。本发明通过灵活应用调节栅多晶硅，可以实现不同性能的器件，其中，当调节栅多晶硅的电位浮空时，器件栅源电容较小，快速开关，适合高频应用；当调节栅多晶硅与栅极金属层短接时，器件栅源电容中等，器件性能均衡；当调节栅多晶硅与屏蔽栅多晶硅或源极金属层短接时，器件栅源电容较大，能够减少开关震荡，抗冲击能力强，适合应用于电池管理系统以及电机控制等。
一种屏蔽沟槽功率器件及其制作方法

[发明专利]一种双控制栅半浮栅晶体管及其制备方法-CN202110115619.7在审
发明人：刘珩;杨志刚;冷江华;关天鹏 -专利权人：上海华力集成电路制造有限公司
申请日： 2021-01-28 - 公布日： 2022-07-29 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种双控制栅半浮栅晶体管及其制备方法，位于衬底上设有U型槽的浅掺杂阱区；浮栅氧化层的一部分覆盖U型槽侧壁和底部，另一部分覆盖U型槽一侧的浅掺杂阱区上，并覆盖浅掺杂阱区上的浮栅氧化层设有将浅掺杂阱区上表面暴露的开口；浮栅多晶硅层填充于U型槽并覆盖浮栅氧化层；多晶硅控制栅叠层包括位于浮栅多晶硅层上的多晶硅控制栅氧化层及位于多晶硅控制栅氧化层上的多晶硅控制栅多晶硅层；金属控制栅叠层包括高K介质层和金属栅；金属控制栅叠层连续地覆盖在部分多晶硅控制栅多晶硅层和浅掺杂阱区之上；金属栅上表面高于多晶硅控制栅多晶硅层上表面；形成于金属栅侧壁及浮栅叠层、多晶硅控制栅叠层外侧的侧壁。
一种控制栅半浮栅晶体管及其制备方法

[发明专利]一种SGT功率器件及其制作方法-CN202310973771.8在审
发明人：高学;柴展;罗杰馨 -专利权人：上海功成半导体科技有限公司
申请日： 2023-08-03 - 公布日： 2023-10-13 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种SGT功率器件及其制作方法，该器件的沟槽中不仅具有栅极多晶硅与屏蔽栅多晶硅，还具有调节栅多晶硅，其中，调节栅多晶硅位于屏蔽栅多晶硅上方，栅极多晶硅包括中间部及侧翼部，中间部位于调节栅多晶硅与屏蔽栅多晶硅之间，侧翼部位于调节栅多晶硅两侧并与中间部连接。本发明通过灵活应用调节栅多晶硅的电连接方式，可以实现不同性能的器件，其中，当调节栅多晶硅与栅极金属层短接时，器件栅源电容较小，能够快速开关，适合高频应用；当调节栅多晶硅与屏蔽栅多晶硅或源极金属层短接时，器件栅源电容较大，能够减少开关震荡，抗冲击能力强，并能够降低反向传输电容与输入电容的比值，适合应用于电池管理系统以及电机控制等。
一种 sgt 功率器件及其制作方法

[发明专利]闪存器件的制备方法-CN202111249928.X在审
发明人：党扬;张剑;张超然;熊伟;陈华伦 -专利权人：华虹半导体（无锡）有限公司
申请日： 2021-10-26 - 公布日： 2022-02-08 - 主分类号： H01L27/11517 文献下载
摘要：本申请公开了一种闪存器件的制备方法，包括：提供一衬底，衬底上形成有栅介电层，衬底的元胞区域的栅介电层上形成有字线，字线之间的栅介电层上形成有浮栅多晶硅，浮栅多晶硅上方形成有控制栅多晶硅，字线和控制栅多晶硅、浮栅多晶硅之间，以及字线表面形成有氧化物隔离层，控制栅多晶硅和浮栅多晶硅之间形成有多层膜隔离层，衬底的逻辑区域的栅介电层上形成有栅极多晶硅；形成硬掩模层，硬掩模层覆盖氧化物隔离层、控制栅多晶硅和栅极多晶硅；对硬掩模层进行去除处理，保留字线两侧的氧化物隔离层表面的硬掩模层；去除逻辑区域中目标区域的栅极多晶硅；去除元胞区域中目标区域的控制栅多晶硅、浮栅多晶硅和多层膜隔离层。
闪存器件制备方法

[实用新型]一种五栅多晶电池片-CN201720224455.0有效
发明人：许浩 -专利权人：嘉兴奥力弗光伏科技有限公司
申请日： 2017-03-09 - 公布日： 2017-09-22 - 主分类号： H01L31/0224 文献下载
摘要：本实用新型提供了一种五栅多晶电池片，属于太阳能电池技术领域。本五栅多晶电池片，包括基板，所述的基板上设有若干主栅线和若干副栅线，主栅线与副栅线相互垂直且在交点处相连通，其特征在于，所述的主栅线上连接有焊带，每两根副栅线之间设有防断栅，主栅线与副栅线之间通过渐变栅连接，且渐变栅与主栅线连接一端的宽度大于渐变栅与副栅线连接一端的宽度；所述的基板包括本体，本体包括P型多晶硅片、N型多晶硅片和设置在P型多晶硅片与N型多晶硅片之间的连通区，P型多晶硅片的上侧设有P型多晶硅膜，N型多晶硅片下侧设有N型多晶硅膜，所述的本体表面设有导电膜，所述导电膜外侧设有保护膜。
一种多晶电池

[发明专利]闪存及其制造方法-CN201810063024.X有效
发明人：田志;钟林建 -专利权人：上海华力微电子有限公司
申请日： 2018-01-23 - 公布日： 2020-09-01 - 主分类号： H01L27/11524 文献下载
摘要：本发明公开了一种闪存，各闪存单元形成于同一个有源区中，同一行的多晶硅控制栅的连接在一起并形成多晶硅行，在各多晶硅浮栅两侧对称形成有N+扩散区，同一列的各N+扩散区连接在一起形成N+扩散区列，沟道区位于N+扩散区列之间且被多晶硅浮栅覆盖；各多晶硅浮栅由底部多晶硅浮栅和顶部多晶硅浮栅叠加而成，顶部多晶硅浮栅的长度小于底部多晶硅浮栅的长度；底部多晶硅浮栅自对准定义出沟道区的长度；在各N+扩散区的表面覆盖有第三介质层，第三介质层的表面低于或等于底部多晶硅浮栅的表面。本发明能提高多晶硅控制栅和多晶硅浮栅之间的耦合率，同时能减少相邻的多晶硅浮栅之间的互扰。
闪存及其制造方法

[发明专利]一种SGT-MOSFET及其制造方法-CN202110653721.2在审
发明人：高学;代萌 -专利权人：上海格瑞宝电子有限公司
申请日： 2021-06-11 - 公布日： 2021-10-01 - 主分类号： H01L21/336 文献下载
摘要：本发明属于半导体技术领域，公开了一种SGT‑MOSFET及其制造方法，在基片外延层上淀积掩蔽层，光刻深沟槽；掩蔽层去除，生长场氧化层，淀积屏蔽栅多晶硅；屏蔽栅多晶硅回刻，光刻浅沟槽；场氧化层光刻，形成栅沟槽，生长栅氧化层，淀积栅极多晶硅以及回刻，进行后续制作。本发明采用新的制造方法连出屏蔽栅多晶硅和栅极多晶硅接触孔。本发明采用的制造方法未涉及屏蔽栅多晶硅和栅极多晶硅的光刻工艺，屏蔽栅多晶硅和栅极多晶硅经刻蚀后与硅衬底表面基本齐平；因此消除了多晶硅的高度差，同时很好地在屏蔽栅多晶硅和栅极多晶硅上打孔而不会产生屏蔽栅多晶硅和栅极多晶硅桥接的风险
一种 sgt mosfet 及其制造方法

[发明专利]内置ESD保护二极管的SGT器件及其制作方法-CN202310594164.0有效
发明人：朱伟东;赵泊然;李振道;孙明光 -专利权人：江苏应能微电子股份有限公司
申请日： 2023-05-25 - 公布日： 2023-08-08 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种内置ESD保护二极管的SGT器件及其制作方法，它包括N型衬底、漏极金属、N型外延层、第一屏蔽栅氧化层、屏蔽栅P型多晶硅、第二屏蔽栅氧化层、P型多晶硅、N型多晶硅、控制栅多晶硅、P型体区、源极N+型掺杂区、背栅P+型掺杂区、绝缘介质层、源极金属与钝化层；在第一屏蔽栅氧化层的中间夹有屏蔽栅P型多晶硅，在第二屏蔽栅氧化层的中间夹有P型多晶硅、N型多晶硅与控制栅多晶硅，N型多晶硅位于P型多晶硅的正面，控制栅多晶硅位于N型多晶硅的正面。
内置 esd 保护二极管 sgt 器件及其制作方法

[发明专利]闪存器件结构及其制作方法-CN202110467475.1在审
发明人：许昭昭 -专利权人：华虹半导体（无锡）有限公司
申请日： 2021-04-28 - 公布日： 2021-08-06 - 主分类号： H01L27/11521 文献下载
摘要：结构包括：选择栅、第一分栅和第二分栅；选择栅隔在第一分栅和第二分栅之间；第一分栅和第二分栅均包括：由下至上依次层叠的浮栅结构和控制栅结构；浮栅结构包括浮栅介质层和浮栅多晶硅层，浮栅介质层覆盖在衬底层的闪存元胞区上，浮栅多晶硅层覆盖在浮栅介质层的元胞主体区上；在元胞主体区的边缘，形成以浮栅多晶硅层上表面为上阶面，以隔离结构上表面为下阶面，以浮栅多晶硅层的侧面为阶侧面的第一台阶结构；控制栅结构包括多晶硅间隔层和控制栅多晶硅层，多晶硅间隔层覆盖在第一台阶结构的表面，控制栅多晶硅层覆盖在多晶硅介质层上。
闪存器件结构及其制作方法

[发明专利]一种屏蔽栅MOSFET器件及其制作方法-CN202210008434.0在审
发明人：颜树范 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2022-01-06 - 公布日： 2022-05-13 - 主分类号： H01L21/28 文献下载
摘要：本申请公开了一种屏蔽栅MOSFET器件及其制作方法，属于半导体器件及制造领域。该方法包括：在屏蔽栅厚介质层形成后，通过等高度的光刻胶形成出屏蔽栅多晶硅生成区域，光刻胶去除后其位置淀积形成屏蔽栅多晶硅，同时，屏蔽栅厚介质层上方紧贴沟槽侧壁处淀积形成栅多晶硅，从而在不增加光刻过程情况下一步淀积完成屏蔽栅多晶硅和栅多晶硅，减少了多晶硅的淀积次数，以解决相关技术中光刻次数较多带来的成本问题；此外，新结构与新工艺下，减少了屏蔽栅多晶硅和栅多晶硅这两层多晶硅之间的交叠电容，进而降低了输入电容。
一种屏蔽 mosfet 器件及其制作方法

[发明专利]一种半导体功率器件结构及其制造方法-CN202010100252.7在审
发明人：黄健;孙闫涛;陈则瑞;顾昀浦;宋跃桦;吴平丽;樊君;张丽娜 -专利权人：捷捷微电（上海）科技有限公司
申请日： 2020-02-18 - 公布日： 2020-07-14 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种半导体功率器件结构及其制造方法，第一导电类型的衬底及位于衬底上的第一导电类型的外延层，在外延层的上部设有第二导电类型的阱区，在阱区间设有控制栅沟槽，控制栅沟槽底部设有分离栅沟槽，分离栅沟槽内填充有分离栅多晶硅以及包裹分离栅多晶硅侧面和底面的分离栅氧化层，分离栅多晶硅与控制栅沟槽连通，控制栅沟槽的侧壁和底壁上设置有栅氧化层，栅氧化层覆盖分离栅氧化层的顶部，由栅氧化层形成的控制栅沟槽的侧壁处设置有栅极多晶硅；栅极多晶硅的内侧位于分离栅多晶硅侧壁以外的区域本发明的栅极多晶硅和分离栅多晶硅之间没有重叠区域，源极与栅极之间的寄生电容极小，大幅降低了源极与栅极之间漏电流的风险。
一种半导体功率器件结构及其制造方法

[发明专利]一种浮栅生成方法、闪存浮栅生成方法及闪存制造方法-CN201611039159.X在审
发明人：张超然;罗清威;刘杰;李赟;周俊 -专利权人：武汉新芯集成电路制造有限公司
申请日： 2016-11-21 - 公布日： 2017-05-31 - 主分类号： H01L27/115 文献下载
摘要：本发明涉及一种浮栅生成方法、闪存浮栅生成方法及闪存制造方法，包括在衬底待生成浮栅区生成隔离；在衬底上沉积生成多晶硅层；多晶硅层包括待生成浮栅区多晶硅层和非生成浮栅区多晶硅层；对待生成浮栅区多晶硅层进行离子注入，以改变待生成浮栅区多晶硅层的结晶状态；对多晶硅层进行化学机械研磨，直至待生成浮栅区多晶硅层被隔离分离，以形成栅格；去除非生成浮栅区多晶硅层，以形成浮栅。本发明的有益效果是避免去除此非生成浮栅区多晶硅层的过程中损伤衬底，导致生成的器件无法正常开启或失效；且有效避免了现有生成方式在离子注入进程中，由于非生成浮栅区多晶硅层过薄，如未对此部分采取保护措施，离子注入会影响衬底的可能
一种生成方法闪存制造

[发明专利]浮栅型分栅闪存器件及其制备方法-CN202210986808.6在审
发明人：许昭昭 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-08-17 - 公布日： 2022-11-22 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种浮栅型分栅闪存器件及其制备方法，其中器件包括：衬底；浮栅氧化层、台阶型浮栅多晶硅层；ONO介质层；源端侧墙；第一侧墙；源端多晶硅层；保护层；第二侧墙；选择栅氧化硅层、选择栅多晶硅层和第三侧墙本申请通过利用源端侧墙在浮栅多晶硅层的左、右、上三个方向对浮栅多晶硅层形成包裹，增加源端侧墙和浮栅多晶硅层的交叠面积，可以在微缩闪存器件的尺寸的同时提高SL‑FG的耦合系数；进一步的，本申请通过将浮栅多晶硅层的内外做成厚度不同的台阶形貌，增厚内侧浮栅多晶硅层的厚度，同时减薄外侧浮栅多晶硅层的厚度，使得选择栅至浮栅的有效交叠面积基本不变，同时选择栅对浮栅的外侧上角形成包裹，提高器件的擦除效率。
浮栅型分栅闪存器件及其制备方法

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