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农业化学；冶金建筑机械工程区域搜索

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B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]用于对增益器件DRAM设备的读位线进行箝位的方法和装置-CN200480024348.9有效
发明人：桐畑外志昭 -专利权人：国际商业机器公司
申请日： 2004-08-25 - 公布日： 2006-10-04 - 主分类号： G11B7/00 文献下载
摘要：一种动态随机存取存储器(DRAM)存储设备，包括一个存储器件，该存储器件具有安排在增益器件配置中的多个晶体管，该增益器件连接到读位线和写位线。一虚拟器件配置为读位线的箝位设备，其中，该虚拟器件在存储器件的读操作期间抑制读位线的电压摆动。
用于增益器件 dram 设备读位线进行箝位方法装置

[发明专利]一种半导体存储器件的复位方法-CN201110028102.0有效
发明人：冀永辉;丁川;王凤虎;刘明 -专利权人：中国科学院微电子研究所
申请日： 2011-01-26 - 公布日： 2012-08-01 - 主分类号： G11C16/20 文献下载
摘要：本发明公开了一种半导体存储器件的复位方法，属于存储器技术领域。所述方法包括：对半导体存储器件进行擦除操作，将所述半导体存储器件的阈值电压降低至预设电压Vref以下；执行第一轮软编程操作，将所述半导体存储器件的阈值电压调整至（Vref-0.5，Vref）范围内；执行第二轮软编程操作，将所述半导体存储器件的阈值电压调整至（Vref-0.5，Vref+0.05）范围内。通过本发明的复位方法，有效地解决了半导体存储器件复位速度和复位精度之间的矛盾，一方面提高了半导体存储器件的复位速度，另一方面使得复位后的半导体存储器件阈值电压分布范围大大减小。
一种半导体存储器件复位方法

[发明专利]具有存储器器件的集成电路及用于测试该集成电路的方法-CN02828961.7无效
发明人：普拉什特·巴拉克瑞南 -专利权人：因芬奈昂技术股份有限公司
申请日： 2002-05-15 - 公布日： 2005-06-08 - 主分类号： G11C29/00 文献下载
摘要：通过向其传输以下信号对具有存储器器件的集成电路进行测试：(i)指示存储器地址的地址信号；(ii)指示针对该地址的数据的数据信号；以及(iii)针对每个存储器器件，指示是否将数据写入各个存储器器件的各个命令信号监视每个存储器器件输出的数据、以及其接收到的信号中的至少一些。由于数据在芯片外产生，所述集成电路不需要BIST模块，所述BIST模块用于在测试模式期间，产生针对所述存储器器件的所有输入的完全知晓的信号。以足够的精度监视输入所述存储器器件的信号，从而如果由于集成电路上的缺陷，而不是存储器器件的缺陷，使其被破坏，则注意到该事实，而不会不正确地认为所述存储器器件产生了缺陷。
具有存储器器件集成电路用于测试方法

[发明专利]存储器模块、存储器系统以及校准存储器模块的多管芯阻抗的方法-CN201810866354.2有效
发明人：李俊夏;李昶教;严允柱 -专利权人：三星电子株式会社
申请日： 2018-08-01 - 公布日： 2022-08-09 - 主分类号： G11C11/4063 文献下载
摘要：存储器模块包括外部电阻器和共同连接到外部电阻器的多个存储器器件。每个存储器器件包括第一接收焊盘和第一发送焊盘。第一接收焊盘与接收阻抗校准命令相关联，并且第一发送焊盘与发送阻抗校准命令相关联。每个存储器器件通过环形拓扑将阻抗校准命令传送到在多个存储器器件中被选为主器件的第一存储器器件。第一存储器器件执行阻抗校准操作，响应于阻抗校准命令确定输出驱动器的电阻和目标输出高电平电压，并且在执行阻抗校准操作之后将阻抗校准命令传送到第二存储器器件。
存储器模块系统以及校准管芯阻抗方法

[发明专利]控制时钟信号的输出的装置和方法和包括该装置的系统-CN200610094357.6有效
发明人：李昶德;方三龙;梁信镐;文贵妍 -专利权人：三星电子株式会社
申请日： 2006-06-29 - 公布日： 2007-06-06 - 主分类号： G06F13/16 文献下载
摘要：用于控制与存储器件的数据交换的装置包括：配置成接收指示该装置使用共享总线的时间的仲裁信号的接口、和配置成将时钟信号提供给存储器件使该装置与存储器件之间的数据交换同步的与存储器件的接口。选择电路响应仲裁信号有选择地将时钟信号提供给存储器件。
控制时钟信号输出装置方法包括系统

[发明专利]半导体器件-CN201080051357.2有效
发明人：山崎舜平;小山润;加藤清 -专利权人：株式会社半导体能源研究所
申请日： 2010-10-20 - 公布日： 2012-07-25 - 主分类号： H01L27/10 文献下载
摘要：所公开的是用作多值化存储器设备的半导体器件，包括：串联连接的存储单元；选择存储单元并驱动第二信号线和字线的驱动器电路；选择写入电位中的任意并将其输出至第一信号线的驱动器电路；比较位线的电位和参考电位的读取电路一个存储单元包括：连接至位线和源线的第一晶体管；连接至第一和第二信号线的第二晶体管；以及连接至字线、位线、以及源线的第三晶体管。第二晶体管包括氧化物半导体层。
半导体器件

[发明专利]相变存储器的数据存储方法及控制装置-CN201480037842.2在审
发明人：李震;何强;缪向水;徐荣刚;赵俊峰;韦竹林 -专利权人：华为技术有限公司
申请日： 2014-07-24 - 公布日： 2016-06-29 - 主分类号： G11C16/02 文献下载
摘要：本发明实施例提供一种相变存储器的数据存储方法及控制装置。本发明的相变存储器的数据存储方法包括：获取待存储数据，该待存储数据为多位数据；根据该待存储数据，产生擦脉冲信号和写脉冲信号；该写脉冲信号为包括至少两个连续脉冲的信号；该至少两个连续脉冲的间隔相同，且该至少两个连续脉冲的间隔为根据该待存储数据而确定的值；将该擦脉冲信号施加至该相变存储器的存储单元使该存储单元变为晶态；将该写脉冲信号施加至该存储单元使该存储单元变为第一电阻值的非晶态，以通过该存储单元的第一电阻值的非晶态表征所述待存储数据。本发明实施例可解决多值存储时的热串扰问题。
相变存储器数据存储方法控制装置

[发明专利]一种测试存储器件的方法-CN201010244001.2有效
发明人：李晓俊 -专利权人：武汉天喻信息产业股份有限公司
申请日： 2010-08-04 - 公布日： 2011-01-05 - 主分类号： G11C29/08 文献下载
摘要：本发明公开了一种测试存储器件的方法，具体为：(1)对存储器件的存储区域进行划分，将存储器件划分为多个扇区，并再将每个扇区划分为多个区域；(2)对每个扇区的上述划分的多个区域进行数据填充；(3)读取上述填充到存储器件各扇区的数据，并判断所述存储器件是否正常，即判断读取出来的第一标识数据以及后续区域存储的数据与写入的对应数据是否一致，如果不一致，则判定该存储器件存在问题。
一种测试存储器件方法

[发明专利]用于内嵌式存储模块的印刷线路布置-CN200610004209.0有效
发明人：金纹廷;李钟周 -专利权人：三星电子株式会社
申请日： 2006-01-28 - 公布日： 2006-10-18 - 主分类号： G11C5/02 文献下载
摘要：本发明公开了一种内嵌式存储模块(IMM)结构，该IMM结构可以包括：印刷电路板(PCB)；在所述PCB的第一侧上的第一阵列的存储器件；在所述PCB的第二侧上的第二阵列的存储器件；至少某些所述第一阵列的存储器件设置为相对于所述PCB的参考轴而分别与所述第二阵列的位置孪生体存储器件基本重叠；以及，多条通路，所述多条通路中的至少某些通路是相应的信号路径的一部分，所述信号路径将所述第一阵列中的第一存储器件的信号引线连接到所述第二阵列中的第二存储器件的相应的信号引线，所述第二阵列中的第二存储器件与所述第二阵列中对应于所述第一存储器件的位置孪生体第三存储器件相邻。
用于内嵌式存储模块印刷线路布置

[发明专利]存储系统及其操作方法-CN201810140542.7在审
发明人：赵上球;权正贤;李圣恩;金龙珠 -专利权人：爱思开海力士有限公司
申请日： 2018-02-11 - 公布日： 2018-08-28 - 主分类号： G11C7/10 文献下载
摘要：一种存储系统包括：存储器件；高速缓冲存储器，其适用于高速缓存储存在存储器件中的数据的一部分；以及读取电压控制器，其适用于通过将高速缓冲存储器中的高速缓存数据与来自存储器件的与高速缓存数据相对应的数据相比较来控制存储器件的读取电压的电平
存储器件高速缓冲存储器高速缓存数据存储系统读取电压控制存储器高速缓存控制器储存

[发明专利]三维存储器件以及用于形成三维存储器件的方法-CN201880001693.2有效
发明人：刘峻 -专利权人：长江存储科技有限责任公司
申请日： 2018-09-14 - 公布日： 2020-04-28 - 主分类号： H01L27/11529 文献下载
摘要：公开了三维(3D)存储器件和形成3D存储器件的方法的实施例。在示例中，3D存储器件包括衬底、设置于衬底上的外围器件、设置于外围器件上方的外围互连层、设置于外围互连层上方并电连接到外围互连层的第一源极板、设置于第一源极板上的第一存储器堆叠层、竖直延伸通过第一存储器堆叠层并与第一源极板接触的第一存储器串、以及设置于第一存储器串和外围器件上方并电连接到第一存储器串和外围器件的第一位线。
三维存储器件以及用于形成方法

[发明专利]三维存储器件以及用于形成三维存储器件的方法-CN202010194481.X有效
发明人：刘峻 -专利权人：长江存储科技有限责任公司
申请日： 2018-09-14 - 公布日： 2021-04-27 - 主分类号： H01L27/11529 文献下载
摘要：公开了三维(3D)存储器件和形成3D存储器件的方法的实施例。在示例中，3D存储器件包括衬底、设置于衬底上的外围器件、设置于外围器件上方的外围互连层、设置于外围互连层上方并电连接到外围互连层的第一源极板、设置于第一源极板上的第一存储器堆叠层、竖直延伸通过第一存储器堆叠层并与第一源极板接触的第一存储器串、以及设置于第一存储器串和外围器件上方并电连接到第一存储器串和外围器件的第一位线。
三维存储器件以及用于形成方法

[发明专利]用于在缓冲存储系统中提供可靠传输的系统和方法-CN01818985.7有效
发明人：约翰·哈尔伯特;麦克尔·威廉姆斯;兰迪·搏内拉;詹姆斯·多德 -专利权人：英特尔公司
申请日： 2001-09-14 - 公布日： 2004-02-11 - 主分类号： G11C5/00 文献下载
摘要：本发明提供用于在缓冲存储系统中提供可靠传输的系统和方法。该系统包括存储器件、存储控制器、数据缓冲器、地址/指令缓冲器和时钟电路。存储控制器向存储器件发送数据、地址信息、状态信息和指令信息并从存储器件接收数据。缓冲器互连存储器件和存储控制器。时钟电路被嵌入在地址/指令缓冲器中。时钟电路接收输入时钟并向数据缓冲器和/或存储器件输出输出时钟以控制到数据缓冲器和/或存储器件的时钟时滞。
用于缓冲存储系统提供可靠传输系统方法

[发明专利]主机请求映射的系统和方法-CN201080005925.5有效
发明人： D.R.布赖恩特-里奇 -专利权人：桑迪士克以色列有限公司
申请日： 2010-01-08 - 公布日： 2011-12-28 - 主分类号： G06F12/02 文献下载
摘要：在一个具体实施例中，数据存储器件包括适配为将数据存储器件耦接于主机的主机接口。主机包括可由主机存储器地址空间寻址的存储器。数据存储器件还包括与主机存储器地址空间无关的器件地址空间。该器件地址空间包括第一地址区域和第二地址区域，其中，第二地址区域不同于第一地址区域。数据存储器件还包括非易失性存储器阵列和耦接于非易失性存储器阵列且还耦接于映射的设备的控制器。该控制器适配为响应于来自主机的访问器件地址空间的第一地址区域的第一请求，在非易失性存储器阵列处进行存储器访问操作。所述控制器还适配为响应于来自主机的访问器件地址空间的第二地址区域的第二请求，将该第二请求映射到映射的设备。
主机请求映射系统方法

[发明专利]非晶氧化物半导体存储器件-CN201680091150.5在审
发明人： V·H·勒;A·A·夏尔马;G·杜威;R·皮拉里塞泰;S·希瓦拉曼;王奕;J·T·卡瓦列罗斯;T·加尼 -专利权人：英特尔公司
申请日： 2016-12-27 - 公布日： 2019-07-09 - 主分类号： H01L27/108 文献下载
摘要：描述了集成电路结构，所述集成电路结构包括集成到集成电路的一个或多个后端互连层中的后端存储器件。所描述的后端存储器件的示例包括一个晶体管和一个电容器(“1T/1C”)存储器单元器件，其使用氧化物半导体层(例如，铟镓锌氧化物)作为后端存储器单元的晶体管部分(1T)的元件。这产生了具有低截止状态泄漏电流的存储器件，从而改善了存储器件性能，同时还减小了存储器件尺寸。
存储器件后端存储器集成电路结构晶体管非晶氧化物半导体电容器存储器单元器件氧化物半导体层截止状态泄漏铟镓锌氧化物互连层减小集成电路

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