[发明专利]纠错单元管理方法、存储控制芯片及闪存设备有效
| 申请号： | 202310628921.1 | 申请日： | 2023-05-31 |
| 公开（公告）号： | CN116343890B | 公开（公告）日： | 2023-07-25 |
| 发明（设计）人： | 方浩俊;黄运新;伦健坤;杨州 | 申请（专利权）人： | 深圳大普微电子科技有限公司 |
| 主分类号： | G11C29/40 | 分类号： | G11C29/40;G11C29/56 |
| 代理公司： | 深圳市六加知识产权代理有限公司 44372 | 代理人： | 陈金赏 |
| 地址： | 518000 广东省深圳市龙岗区*** | 国省代码： | 广东;44 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本申请实施例涉及存储设备应用领域，公开了一种纠错单元管理方法、存储控制芯片及闪存设备，纠错单元管理方法包括：对至少两个用户数据进行压缩，得到每一用户数据一一对应的压缩单元；对至少一个第二压缩单元进行切分，得到至少两个第三压缩单元；将至少一个第三压缩单元与若干个第一压缩单元进行组合，得到若干个基础纠错单元；根据若干个第二压缩单元，得到若干个扩展纠错单元；按照排列顺序，将若干个基础纠错单元和若干个扩展纠错单元进行组合，得到存储数据队列。通过对压缩单元进行切分与组合，得到基础纠错单元与扩展纠错单元，并按照排列顺序组合得到存储数据队列，本申请能够减少冗余数据占据存储空间，提高存储空间的利用率。 | ||
| 搜索关键词： | 纠错 单元 管理 方法 存储 控制 芯片 闪存 设备 | ||
【主权项】：
暂无信息
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于深圳大普微电子科技有限公司，未经深圳大普微电子科技有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/202310628921.1/，转载请声明来源钻瓜专利网。
- 同类专利
- 用于位扫描的装置和方法-201980005873.2
- 林磊;Z·李;H·陈;C·苏 - 闪迪技术有限公司
- 2019-02-07 - 2023-10-03 - G11C29/40
- 提供了一种装置，该装置包括多个存储器单元；编程电路，该编程电路被配置为将多个编程脉冲施加到该存储器单元；以及扫描电路，该扫描电路被配置为在每个编程脉冲之后执行n状态位扫描直到满足第一预先确定的标准与在每个编程脉冲之后执行m状态位扫描直到满足第二预先确定的标准之间重复切换，其中mn，并且n0。
- 纠错单元管理方法、存储控制芯片及闪存设备-202310689293.8
- 方浩俊;黄运新;葛鸿民;陆洲 - 深圳大普微电子科技有限公司
- 2023-06-12 - 2023-09-29 - G11C29/40
- 本申请实施例涉及存储设备应用领域，公开了一种纠错单元管理方法、存储控制芯片及闪存设备，纠错单元管理方法包括：根据有效数据的数据长度，对有效数据进行分类，确定多种有效数据类型，并得到每一有效数据类型对应的子集；从不同的子集中选择至少两种不同类型的有效数据，以生成不同类型的纠错单元；组合至少两个不同类型的纠错单元，得到一个纠错单元混集，并将纠错单元混集存储至最小编程单元。通过选择至少两种不同类型的有效数据，生成不同类型的纠错单元，并将组合纠错单元得到的纠错单元混集存储至最小编程单元，本申请能够使得各个最小编程单元之间以及最小编程单元内的各个纠错单元之间的纠错强度均衡，从而提升闪存设备的整体可靠性。
- 存储器芯片的测试电路及测试方法-202210238041.9
- 陆天辰 - 长鑫存储技术有限公司
- 2022-03-11 - 2023-09-19 - G11C29/40
- 本申请公开了一种存储器芯片的测试电路和测试方法，其中，存储器芯片的测试电路包括：数据读取装置，读取被测试存储器所有存储库中存储的字线数据；第一比较模块用于接收一个被测试字线存储的字线数据，将被测试字线存储的字线数据中的每个位数据进行比较测试，并输出第一测试结果；第二比较模块用于接收一个存储库中所有被测试字线的第一测试结果，并将第一测试结果压缩为第二测试结果；第三比较模块用于接收每个存储库的第二测试结果，并将所有第二测试结果压缩为N位的最终测试结果；寄存器装置，用于读取并保存最终测试结果。该测试电路节省了实现测试功能电路所需要的面积，能够更加快速地查找到出错误位置。
- 纠错单元管理方法、存储控制芯片及闪存设备-202310628921.1
- 方浩俊;黄运新;伦健坤;杨州 - 深圳大普微电子科技有限公司
- 2023-05-31 - 2023-07-25 - G11C29/40
- 本申请实施例涉及存储设备应用领域，公开了一种纠错单元管理方法、存储控制芯片及闪存设备，纠错单元管理方法包括：对至少两个用户数据进行压缩，得到每一用户数据一一对应的压缩单元；对至少一个第二压缩单元进行切分，得到至少两个第三压缩单元；将至少一个第三压缩单元与若干个第一压缩单元进行组合，得到若干个基础纠错单元；根据若干个第二压缩单元，得到若干个扩展纠错单元；按照排列顺序，将若干个基础纠错单元和若干个扩展纠错单元进行组合，得到存储数据队列。通过对压缩单元进行切分与组合，得到基础纠错单元与扩展纠错单元，并按照排列顺序组合得到存储数据队列，本申请能够减少冗余数据占据存储空间，提高存储空间的利用率。
- 一种RAM检测方法、装置及压缩机设备-202310256225.2
- 范晓坤;范胜全;卢浩贤 - 珠海格力电器股份有限公司
- 2023-03-16 - 2023-07-11 - G11C29/40
- 本发明公开一种RAM检测方法、装置及压缩机设备。其中，该方法包括：在进行RAM检测之前，根据压缩机当前运行状态和压缩机历史运行数据，估算出下一个PWM周期输入到逆变器的PWM信号占空比；在RAM检测过程中，当前PWM周期结束后，按照估算的PWM信号占空比向逆变器输入下一个PWM周期的PWM信号，以控制压缩机运行。本发明利用RAM检测期间压缩机频率不变的特性，在RAM检测之前，提前估算出下一个PWM周期输入到逆变器的PWM信号占空比，从而可以在RAM检测期间及时更新PWM信号，保证完成RAM检测的同时不会对压缩机控制产生影响，解决了RAM检测导致压缩机电流控制异常的问题。
- 存储器的测试方法及测试装置-202210462879.6
- 第五天昊 - 长鑫存储技术有限公司;长鑫集电（北京）存储技术有限公司
- 2022-04-29 - 2022-07-19 - G11C29/40
- 本公开实施例公开了一种存储器的测试方法及测试装置，所述方法包括：提供一存储器，所述存储器包括多条字线，每一所述字线耦接多个存储区，每一所述存储区包括多个存储块，所述存储块内保存有第一数据；维持每一所述存储区内的至少一个所述存储块内的数据为所述第一数据；在预定时长内关闭所述字线上的供电电压；向所述字线上施加所述供电电压，并向所述存储区内写入第二数据；读取所述存储区内的数据，并进行运算，以获得运算结果；根据所述运算结果，判断所述存储器是否正常。通过上述方法，能够提高存储器的测试效率。
- 存储器装置中的选择性压缩电路系统-201980064186.8
- L·M·何 - 美光科技公司
- 2019-08-02 - 2021-05-11 - G11C29/40
- 本发明提供用于在选择性压缩电路系统(14)中选择性地压缩存储器装置的数据线的方法和系统。所述选择性压缩电路系统(14)接收多个数据线，且压缩电路系统选择性地压缩输入。所述选择性压缩电路系统(14)还包含经由所述数据线接收数据的控制电路系统(16)。所述控制电路系统(16)当处于经压缩模式中时将来自所述数据线中的每一个的数据发射到所述压缩电路系统(14)。替代地，在未经压缩模式中，所述控制电路系统(16)将来自所述数据线的第一子集的数据发射到所述压缩电路系统(14)，同时阻止来自所述数据线的第二子集的数据发射到所述压缩电路系统(14)。
- 半导体器件-202010263923.1
- 宋清基 - 爱思开海力士有限公司
- 2020-04-07 - 2021-05-04 - G11C29/40
- 本发明公开一种半导体器件，其包括行地址生成电路、第一区域和第二区域。行地址生成电路被配置为从激活信号和第一存储体地址生成第一行地址，并且被配置为从激活信号和第二存储体地址生成第二行地址。第一区域由第一行地址和内部地址激活。第二区域由第二行地址和内部地址激活。根据命令/地址信号来选择性地生成第一存储体地址和第二存储体地址中的一个。
- 测试电路及采用该测试电路的存储芯片-201910981722.2
- 王佳;张良;李红文 - 长鑫存储技术有限公司
- 2019-10-16 - 2021-04-16 - G11C29/40
- 本发明提供一种测试电路及存储芯片，所述测试电路用于存储器的压缩数据读取，所述测试电路包括M个存储块，所述M为大于或等于2的偶数，其中N个存储块组成一个存储组，所述N为大于或等于2且小于或等于M的偶数，所述M是所述N的整数倍，其特征在于，所述测试电路还包括：压缩数据读取单元，一个所述压缩数据读取单元对应一个所述存储组，所述压缩数据读取单元与对应的所述存储组中的所述N个存储块连接，所述压缩数据读取单元接收压缩数据读取命令和地址信息，并根据所述压缩数据读取命令和所述地址信息读取所述N个存储块中的数据。本发明的优点在于，能够既不额外增加存储芯片的尺寸又能大幅度减少测试时间。
- 半导体存储器件及其弱单元检测方法-201611242723.8
- 金六姬 - 爱思开海力士有限公司
- 2016-12-29 - 2020-12-29 - G11C29/40
- 一种半导体存储器件，包括：多个存储块；多个位线感测放大器，所述位线感测放大器被所述多个存储块中相邻的存储块共享，并且适用于感测并放大经由位线从耦接至被激活的字线的存储单元读取的数据，以及经由多个分段数据线输出放大数据；字线驱动器，所述字线驱动器适用于在测试模式期间激活不共享所述位线感测放大器的存储块的字线；以及弱单元检测电路，所述弱单元检测电路适用于：在所述测试模式期间，压缩经由所述多个分段数据线传输的所述放大数据以产生压缩数据，以及基于所述压缩数据来检测弱单元。
- 测试电路及采用该测试电路的存储芯片-201921731774.6
- 王佳;张良;李红文 - 长鑫存储技术有限公司
- 2019-10-16 - 2020-04-07 - G11C29/40
- 本实用新型提供一种测试电路及存储芯片，所述测试电路用于存储器的压缩数据读取，所述测试电路包括M个存储块，所述M为大于或等于2的偶数，其中N个存储块组成一个存储组，所述N为大于或等于2且小于或等于M的偶数，所述M是所述N的整数倍，其特征在于，所述测试电路还包括：压缩数据读取单元，一个所述压缩数据读取单元对应一个所述存储组，所述压缩数据读取单元与对应的所述存储组中的所述N个存储块连接，所述压缩数据读取单元接收压缩数据读取命令和地址信息，并根据所述压缩数据读取命令和所述地址信息读取所述N个存储块中的数据。本实用新型的优点在于，能够既不额外增加存储芯片的尺寸又能大幅度减少测试时间。
- 非易失性存储器中的位扫描电路和方法-201280038278.7
- 刘波;朴钟旻;C.陈;郭天健 - 桑迪士克科技股份有限公司
- 2012-05-31 - 2014-04-16 - G11C29/40
- 用于在N位串（10）中计数具有第一二进制值的位的数量M的电路（150）包括在菊链（100）中的N个锁存器电路，其中每个锁存器电路具有标签位，该标签位控制每个锁存器电路处于不通过或通过状态。初始地根据N位串的位设置标签位，其中第一二进制值对应于不通过状态。具有脉冲串的时钟信号经过菊链以“询问”任何不通过锁存器电路。其全速通过任何通过锁存器电路。但是，对于不通过锁存器电路，前导脉冲在被阻挡的同时还在脉冲时段之后将标签位从“不通过”复位到“通过”状态以允许随后的脉冲通过。在所有不通过锁存器电路已被复位之后，通过从该脉冲串丢失的脉冲的数量给出M。
- 数据处理方法、存储器控制器及存储器储存装置-201110203498.8
- 梁立群 - 群联电子股份有限公司
- 2011-07-20 - 2013-01-23 - G11C29/40
- 一种数据处理方法、存储器控制器及存储器储存装置，数据处理方法包括如下步骤。压缩一数据并取得一压缩数据。取得对应压缩数据的压缩信息。分别为压缩信息及压缩数据产生错误校正码。分别将压缩信息、压缩数据及错误校正码写入至可复写式非易失性存储器模组中。分别读取可复写式非易失性存储器模组中的压缩信息、压缩数据及错误校正码。根据对应压缩信息的错误校正码，对压缩信息执行错误校正程序，以取得所读取的压缩信息在写入时所对应的储存状态。根据压缩信息的储存状态以及压缩数据的错误校正码，对压缩数据执行错误校正程序，以取得所读取的压缩数据在写入时所对应的储存状态。
- 一种无需存储字典的字典编码压缩方法-201110348937.4
- 詹文法;马俊;韩建华;程一飞;吴海峰 - 詹文法
- 2011-11-08 - 2012-06-27 - G11C29/40
- 一种无需存储字典的字典编码压缩方法，包括：a、采用自动测试模式生成工具，生成确定的完全测试集，并记其测试向量个数为；b、将所有测试向量级联，即将一个向量的尾部接另一个向量的首部，记为S；c、建立无理数字典列表，整数a、b都从2开始，一直计算
的值，按二进制方式存储前t位，建立字典，其对应索引值为a，b，本过程直到a=m，b=n，其中，t、m和n都是整数，其值根据实际压缩情况调整；d、编码，将S从头开始与字典列表按位比较，取与字典列表相容最长的一项，记录其对应的相容长度k和对应索引值x和y；将S除去前k位，重复步骤d，直到S为空。本发明的优点是：很大程度地减少存储量，并且无需进行无关位填充，因此其效率高。
- 存储控制器、存储控制方法及数据存取系统-201010121145.9
- 吴昭逸;林利莲;吴建中;游景皓 - 联发科技股份有限公司
- 2010-03-10 - 2010-09-29 - G11C29/40
- 本发明提供了一种存储控制器、存储控制方法及数据存取系统。其中，存储控制器控制存储装置的数据存取，包含：控制电路，配置为从存储装置中读取数据，来获得读出数据；以及软解码器，耦接于控制电路，用于对读出数据执行软解码操作，来产生第一已解码数据。本发明提供的存储控制器、存储控制方法及数据存取系统，通过使用软解码器，来对数据执行软解码操作，能够有效的改进存储装置的误差校正能力。
- 基于循环冗余校验的可编程器件的数据保护方法-200910046015.0
- 杨毅;王明明;臧铁生 - 上海德科电子仪表有限公司
- 2009-02-06 - 2010-08-11 - G11C29/40
- 本发明公开了一种基于循环冗余校验的可编程器件的数据保护方法，包括：每次存储可编程器件中的数据时，进行一次循环冗余校验计算，将新的循环冗余校验码存入到可编程器件中，替代原有的循环冗余校验码；每次读取可编程器件中的数据时，也进行一次循环冗余校验计算，将计算出的校验码与先前存入的校验码进行比较，相同则证明数据有效，不同则证明数据无效。因为本发明用基于循环冗余校验对可编程器件的数据进行验证，可以有效提高可编程器件的数据准确性。
- 一种存储器的测试系统及相关存储模块-200910212162.0
- 许人寿;丁国政 - 钰创科技股份有限公司
- 2009-11-11 - 2010-05-26 - G11C29/40
- 本发明公开一种存储器的测试系统及相关存储模块。其中公开一种以数据压缩方式的测试系统，该测试系统包含第三数据端、第一编码器及第二编码器。该测试系统用来接收测试数据与测试地址以测试一存储器是否有损坏的存储单元。该存储器包含第一数据端、第二数据端与地址端。该第一编码器用来根据该测试地址，将该测试数据编码为该第一数据端对应存储单元的数据型态。该第二编码器用来根据该测试地址，将该测试数据编码为该第二数据端对应存储单元的数据型态。如此该第一数据端与该第二数据端对应存储单元皆能储存相同的测试数据。
- 存储器模块及其写入及读取方法-200810081271.9
- 黄世昌 - 旺宏电子股份有限公司
- 2008-02-26 - 2009-06-03 - G11C29/40
- 本发明公开了一种存储器模块写入方法，包括，首先，将一笔2m字节的数据暂存为p个字组，每一个字组包括q个位，其中m、p及q为正整数。接着，重排此笔2m字节的数据以得到K个符元，每一个符元具有m个位，其中K为正整数且K小于2m。然后，依据一Reed-Solomon(RS)码算法，将K个符元编码成一字码，字码包括N个符元，字码包括一同位码，同位码包括2T＝N-K个符元，其中N及T为正整数。之后，将p个字组及同位码写入一存储单元阵列。其中，此些符元均属于一有限域体(finite field)GF(2m)。
- 闪存装置以及错误校正方法-200710186534.8
- 林利莲 - 联发科技股份有限公司
- 2007-12-07 - 2009-02-25 - G11C29/40
- 本发明涉及一种错误校正方法以及闪存装置，闪存装置包含存储器阵列，其包含用以储存数据的主区域，以及用以储存与储存数据相关的校验信息的保留区域；错误地址表格，用以保存错误地址列表，其中错误地址列表指示存储器阵列中数据储存内容有错误的地址；处理器，根据校验信息以及错误地址列表对该数据执行错误校正以输出校正后的输出结果。因此，本发明根据校验信息以及错误地址列表对数据执行错误校正，可以增强数据复原的能力。
- 测试装置-200780001599.9
- 佐藤新哉 - 爱德万测试株式会社
- 2007-02-16 - 2009-02-04 - G11C29/40
- 本发明提供一种以高效率管理测试结果为目的的测试装置，该测试装置包括：测试被测试存储器的各单元的测试部；对应被测试存储器的各单元，在失效存储器中保存表示该单元好坏的失效信息的失效信息保存部；对被测试存储器具有的每个块，计数在该块内中被检测出的不良单元的数目的计数部；块接收要求读出块所包含的各单元的失效信息的读出要求接收部；将读出目标块内的不良单元的数和预先被确定的基准数进行比较的比较部；把读出目标块内的不良单元的数超过基准数作为条件，为了对读出要求回信，将包含读出目标块内的各单元的失效信息的回信数据列中，连续的复数的失效信息转换成表示品质不良的值的变换部；以及回信数据列压缩后回信的压缩部。
- 适用于闪存的数据写入方法及错误修正编解码方法-200710103472.X
- 倪剑强;何东宇;廖峻廷 - 瑞昱半导体股份有限公司
- 2007-05-18 - 2008-11-19 - G11C29/40
- 本发明披露一种适用于闪存的数据写入方法及其错误修正编解码方法。在此数据写入方法的一实施例中，使用一6位错误修正码对一数据进行编码，其中该6位错误修正码采用由加洛瓦场GF(29)所产生的里德所罗门码(Reed－Solomon code)，藉此以产生一存储空间较小的冗余码信息。而在错误修正编解码方法的一实施例中，是以一与数据存储区及参数信息存储区的多个位皆为“0xff”的状态相关的抹除判断值来提高数据存储的安全性。
- 差错控制的方法和存储器系统-200810001928.6
- 路易斯·A.·拉斯特拉斯－蒙塔诺;韩俊生;迈克尔·R.·特朗布利 - 国际商业机器公司
- 2008-01-03 - 2008-07-30 - G11C29/40
- 本发明涉及一种差错控制的方法和存储器系统。更具体地，涉及一种双层差错控制协议检测子行层上的差错，并且利用整行码字校正差错。这使系统能读取小段的编码数据，并且在接受它之前检查差错，在检测到差错的情况下，将读取整个码字以便纠错。
- 一种与非型闪存存储器中的数据编解码方法及装置-200610157430.X
- 李立华;倪武学;徐怀懿 - 深圳安凯微电子技术有限公司
- 2006-12-07 - 2008-06-11 - G11C29/40
- 本发明适用于通信领域，提供了一种与非型闪存存储器中的数据编解码方法及装置，所述编码方法包括：将传输数据分为三个数据段；对所述三个数据段分别进行纠错编码；将所述三个数据段纠错编码后的有效数据与纠错编码时产生的校验信息组合成一个完整的数据块。所述解码方法包括：接收纠错编码后的数据块，所述数据块包含传输数据的三个数据段纠错编码后的有效数据，以及数据段纠错编码时产生的校验信息；将纠错编码后的数据块中三个数据段纠错编码后的有效数据，以及数据段纠错编码时产生的校验信息合并为三个数据段后分别输入解码电路解码。本发明通过将传输数据进行分段编码后组合成数据块，接收后将数据块分开分别进行解码，覆盖了与非型闪存存储器的页面，提高了数据纠错能力。
- 一种多比特闪存及其错误检测和纠正的方法-200710099516.6
- 朱一明 - 北京芯技佳易微电子科技有限公司
- 2007-05-23 - 2007-10-24 - G11C29/40
- 本发明提供一种多比特闪存及其错误检测和纠正的方法，其中该多比特闪存包括由多个存储单元组成的存储单元阵列、读写控制模块和具有1位数据纠错功能的错误检测及纠正模块，其中：所述存储单元阵列用于存储第一数据及其对应的校验数据；所述存储单元的相邻存储状态之间的信息相异一位数据；所述错误检测及纠正模块用于从读写控制模块获取第一数据和对应的校验数据后，利用所述校验数据对第一数据进行错误检测及纠正后输出。本发明的方法和装置很好地解决了多比特闪存中存在的信号识别困难得问题，较好地保持多比特闪存数据的可靠性，从而提高存储器的密度和良率，节约成本。
- 专利分类
