[发明专利]路径度量信息的存储方法、装置、电子设备及存储介质在审

专利信息
申请号: 202011316516.9 申请日: 2020-11-23
公开(公告)号: CN112134574A 公开(公告)日: 2020-12-25
发明(设计)人: 张雷鸣 申请(专利权)人: 易兆微电子(杭州)股份有限公司
主分类号: H03M13/23 分类号: H03M13/23
代理公司: 北京品源专利代理有限公司 11332 代理人: 孟金喆
地址: 310051 浙江省杭州市滨江*** 国省代码: 浙江;33
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摘要: 发明提供了一种路径度量信息的存储方法、装置、电子设备及存储介质,该方法包括:确定当前时刻下各状态的当前路径度量信息;根据预先确定的存储各路径度量信息的状态更新规律,确定与所述当前时刻对应的存储状态顺序信息;基于所述存储状态顺序信息,存储所述当前路径度量信息。本发明实施例的技术方案,解决了现有技术中在就按某一时刻所对应的路径度量信息时,从一个存储块中读取路径度量信息,在结果计算结束后将结果存储至另一个存储块中,下一时刻读写次数相反,从而完成解码操作。此时就需要占用两块RAM存储块,不仅占用存储块的数量多,同时还存在增加功耗的问题,实现减少路径度量存储RAM存储块数量以及降低功耗的技术效果。
搜索关键词: 路径 度量 信息 存储 方法 装置 电子设备 介质
【主权项】:
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  • 本发明涉及一种基于Viterbi译码器的选择性保护方法,在基于FPGA实现Viterbi译码器并计算寄存器位宽的基础上,包括:有选择的对Viterbi译码器进行保护:对SEU容忍能力为0的寄存器比特位采用三模保护:对所有比特位置同时添加两位冗余信息,存储与原比特位置相同信息,最终结果以任意两位相同比特信息为准。对SEU有容错能力的寄存器比特位置进行两模保护:每一位都添加对应的一位冗余信息,存储与原比特位置相同信息,并在此后添加一个逻辑与门,与门输出结果即为该被保护比特位置最终结果。
  • 电子装置及操作电子装置的方法-202010830615.2
  • 金大成;姜淳荣;金壮燮 - 爱思开海力士有限公司
  • 2020-08-18 - 2021-05-28 - H03M13/23
  • 本发明公开了使用神经网络来选择最佳错误校正算法的装置和方法。示例装置包括:解码控制器,被配置成:将第一输入传输到训练后的人工神经网络,第一输入包括初级未满足校验节点的数量即初级UCN的数量、与至少一次迭代相对应的UCN的数量以及与至少一次迭代相对应的校正位的数量中的至少一个,并且基于与第一输入相对应的训练后的人工神经网络的输出,选择第一错误校正解码算法或第二错误校正解码算法;以及错误校正解码器,使用所选择的错误校正解码算法对读取向量执行错误校正解码操作,其中训练后的人工神经网络的输出包括第一预测值,第一预测值指示使用第一错误校正解码算法的第一错误校正解码操作成功的概率。
  • 一种基于DVB-S与DVB-S2信号的级联码参数识别方法-202011171114.4
  • 李建清;王姣;王宏 - 成都海擎科技有限公司
  • 2020-10-28 - 2021-02-05 - H03M13/23
  • 本发明公开了一种基于DVB‑S与DVB‑S2信号的级联码参数识别方法,包括以下步骤:S1、生成固定长度的DVB‑S和DVB‑S2信号的待识别级联码数据,并分为训练集和测试集;S2、构建残差Inception卷积神经网络;S3、设置网络超参数,采用训练集训练残差Inception卷积神经网络,得到用于级联码识别的残差Inception模型;S4、采用训练完成的用于级联码识别的残差Inception模型识别测试集中的级联码数据,完成级联码的识别。本发明可以同时对不同的级联码结构和参数同时进行识别,而不需要采用新的识别算法且不会增加额外的计算量。对高误码率的数据也可以达到很好的识别效果。
  • 一种用于(2,1,N)卷积编码的通用方法-201610940598.1
  • 段茂强;杨志家;刘志峰;吕岩;王建军 - 中国科学院沈阳自动化研究所
  • 2016-11-01 - 2021-01-12 - H03M13/23
  • 本发明涉及一种用于(2,1,N)卷积编码的通用方法。该方法通过预设的多项式参数就可以达到不同N值的卷积编码。该方法可以用在(2,1,N)串行卷积编码上,其配置的多项式参数为不同N值的生成多项式。而该方法用于并行(2,1,N)卷积编码时,需要事先根据串行结构推导出并行结构,以此为并行配置的多项式参数。本发明的卷积编码的通用方法,可以用于软件计算也可用于硬件实现,可以满足不同条件下的实际应用。
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