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[发明专利]一种利用补码编码进行存内运算的方法-CN202110176018.7有效
发明人： 虞致国;马晓杰;顾晓峰 -专利权人：江南大学
申请日： 2021-02-06 - 公布日： 2023-10-27 - 主分类号： G06F17/16 文献下载
摘要：本发明公开了一种利用补码编码进行存内运算的方法，属于存算一体化及类脑计算技术领域。所述方法包括数字域以及模拟域，所述数字域包括补码编码以及控制调度，所述模拟域包括模拟电信号输入、存算器件以及模拟电信号读出，所述补码编码输出端与模拟电信号连接，模拟电信号输出端与存算器件连接，存算器件输出端与模拟电信号读出连接，所述模拟电信号读出的输出端输出运算结果，所述运算结果通过控制调度作为下一周期编码的控制信号传递到补码编码。本发明公开的一种利用补码编码进行存内运算的方法可使存算阵列的面积缩减为原来的一半，速度快，并行度高，能效比好。
一种利用补码编码进行运算方法

[发明专利]一种与处理器流水线伪同频的ICache实现方法-CN201911361276.1有效
发明人：顾晓峰;李青青;虞致国 -专利权人：江南大学
申请日： 2019-12-26 - 公布日： 2023-10-27 - 主分类号： G06F12/0846 文献下载
摘要：本发明公开了一种与处理器流水线伪同频的ICache实现方法，属于集成电路技术领域。所述方法包括，步骤1：确定ICache的组织结构和工作频率；步骤2：设计ICache的访问和更新策略；步骤3：根据更新策略，确定每个存储体的时钟，保证伪同频ICache一个周期内可填充2*BW位宽的指令数据；步骤4：第一个周期请求访问ICache时，将Data存储体和Tag存储体相应地址的所有路的指令数据和valid+tag取出；步骤5：第二个周期请求访问ICache时，控制电路进行命中判断和Cacheline的有效判断。该方法能够实现ICache在处理器流水线的2分频下工作，且以流水线的时钟频率处理访问请求。
一种处理器流水线 icache 实现方法

[发明专利]一种基于二分法的改进稀疏度自适应匹配追踪算法-CN201710946364.2有效
发明人： 虞致国;孙益洲;钱黎明;顾晓峰 -专利权人：江南大学
申请日： 2017-10-12 - 公布日： 2023-10-27 - 主分类号： H03M7/30 文献下载
摘要：本发明公开了一种基于二分法的改进稀疏度自适应匹配追踪算法，属于压缩感知信号处理领域。本发明主要解决的是传统的稀疏度自适应匹配追踪算法采用线性加法增加迭代次数逼近真实稀疏值，导致重构时间过长和稀疏度失配的问题。本发明提出了基于迭代过程中产生的残差值在迭代次数域上有极小值的特点，比较迭代过程中本轮产生的残差值和上一轮迭代过程中的残差值的大小，通过二分法选取较小残差值对应的迭代值作为一个端点和靠近此残差值对应的迭代值作另一个端点，以这两点的中点作为新一轮稀疏度迭代值。本发明相较于传统的稀疏度自适应匹配追踪算法，在保证重构高维度信号的精度同时，能极快地重构出压缩的信号。
一种基于二分法改进稀疏自适应匹配追踪算法

[发明专利]一种面向存算阵列的高速高压字线驱动电路-CN202110165284.X有效
发明人： 虞致国;王雨桐;顾晓峰 -专利权人：江南大学
申请日： 2021-02-06 - 公布日： 2023-09-08 - 主分类号： G11C8/08 文献下载
摘要：本发明公开了一种面向存算阵列的高速高压字线驱动电路，属于集成电路技术领域。所述高速高压字线驱动电路包括字线选通电路和高压控制电路，所述字线选通电路的电源连接高压控制电路的输出，所述字线选通电路的输出端输出转换后的信号；通过改变所述高压控制电路的输入信号，使其输出第一正高压、VDD、GND和第一负高压，高压控制电路的输出与电平控制电路的电压输入相连，并命名为VREA、VERA和VCTR，所述字线选通电路可以输出第一正高压或GND。本发明公开面向存算阵列的高速高压字线驱动电路具有良好对称性，在版图设计阶段可实现良好的匹配与n阱和p阱的复用，减少版图面积，适用于大规模存算阵列。
一种面向阵列高速高压驱动电路

[发明专利]一种基于压缩感知的低功耗心电信号处理电路及其方法-CN201810145303.0有效
发明人： 虞致国;黄翔;魏敬和;钱黎明;顾晓峰 -专利权人：江南大学
申请日： 2018-02-12 - 公布日： 2023-09-05 - 主分类号： A61B5/256 文献下载
摘要：本发明属于可穿戴设备技术领域，涉及一种基于压缩感知的低功耗心电信号处理电路，时钟分频模块分别与序列发生模块、压缩计算模块、存储模块及控制模块连接，序列发生模块输出端与压缩计算模块输入端连接，心电信号输入到压缩计算模块输入端，压缩计算模块将输入的心电数据利用压缩矩阵进行压缩运算，压缩计算模块输出端与存储模块连接，并将运算结果存储到存储模块，控制模块通过使能信号控制各个模块的开启或关闭；本发明将输入的N×1维心电数据与序列发生模块产生的M×N维矩阵通过压缩计算模块进行压缩运算，得到M维的压缩数，该电路具有较小的电路面积和较低的功耗，完成对心电信号的压缩处理，同时具有良好的压缩性能。
一种基于压缩感知功耗电信号处理电路及其方法

[发明专利]一种SAR ADC电容阵列的共模电压校正电路及其校正方法-CN201811048012.6有效
发明人：顾晓峰;刘康生;虞致国 -专利权人：江南大学
申请日： 2018-09-10 - 公布日： 2023-09-05 - 主分类号： H03M1/10 文献下载
摘要：本发明属于集成电路技术领域，涉及一种SAR ADC电容阵列的共模电压校正电路，包括差分电容阵列、共模电压校正电路、比较器及SAR控制逻辑电路，所述差分电容阵列的上极板接比较器的输入端，所述SAR控制逻辑电路输出的控制信号接入差分电容阵列的下级板，同时接入共模电压校正电路的输入端，所述共模电压校正电路的输出端接比较器的输入端；本发明通过引入共模电压校正电路，使SAR ADC在比较过程中共模电压始终保持在Vref/2附近，解决了由于共模电压漂移而引起的SAR ADC线性度失真的问题。
一种 sar adc 电容阵列电压校正电路及其方法

[发明专利]利用AdaBoost和弱分类器的心电信号分类方法-CN202010237763.3有效
发明人： 虞致国;王恬;魏敬和;顾晓峰 -专利权人：江南大学
申请日： 2020-03-30 - 公布日： 2023-08-29 - 主分类号： G06F18/2431 文献下载
摘要：本发明公开了利用AdaBoost和弱分类器的心电信号分类方法，属于数据源分类技术领域。所述方法包括：对心电数据进行特征提取，获得心电信号训练样本数据集；根据心电信号样本的初始权重，抽样选取心电信号训练数据集获得心电信号样本；用弱分类器对心电信号样本进行分类，分类错误的样本的加权方式由弱分类器的分类错误率和样本被错分的概率这两个因素所决定。本发明充分考虑分错样本的错分概率，通过设置合适的阈值，并以此对弱分类器进行筛选，来得到分类精度更高的强分类器。
利用 adaboost 分类电信号方法

[发明专利]一种面向存算阵列的高压选择电路-CN202110176014.9有效
发明人： 虞致国;王雨桐;顾晓峰 -专利权人：江南大学
申请日： 2021-02-06 - 公布日： 2023-08-25 - 主分类号： H03K17/06 文献下载
摘要：本发明公开了一种面向存算阵列的高压选择电路，属于集成电路技术领域。所述面向存算阵列的高压选择电路包括高压选通电路以及电平转换电路，所述电平转换电路包括第一正高压转换电路、第一负高压转换电路以及GND转换电路，所述第一正高压转换电路连接所述高压选通电路，所述GND转换电路连接所述高压选通电路，所述第一负高压转换电路连接所述高压选通电路，所述电平转换电路为高压选通电路提供高压控制信号，所述高压选通电路将具有一定驱动能力的电压输出。本发明公开的高压选择电路实现了电压切换流程可控，避免了由于时序问题造成短时间内存在高压对地的通路，降低了动态功耗，提高电路可靠性，对多数存算阵列具有普适性。
一种面向阵列高压选择电路

[发明专利]一种基于类加法器的指令请求电路及乱序指令发射架构-CN202010264215.X有效
发明人： 虞致国;马晓杰;魏敬和;顾晓峰 -专利权人：江南大学
申请日： 2020-04-07 - 公布日： 2023-08-08 - 主分类号： G06F9/302 文献下载
摘要：本发明公开了一种基于类加法器的指令请求电路及乱序指令发射架构，属于处理器设计领域。所述方法通过提供一种基于类加法器的指令请求电路，在对表项空闲信号总数进行统计时，利用类加法单元对两个输入信号分别作与运算和异或运算，取代传统指令请求电路在统计空余表项信息时采用逻辑加的方式，节省了指令请求电路统计表项空闲信号总数的耗时，从而能够满足现代超标量乱序处理器中高性能功耗比、低延时、高IPC的要求，解决了现有技术中处理器无法在发射队列表项数日益增加，延迟也日益增加的问题。
一种基于加法器指令请求电路发射架构

[发明专利]一种基于指令凋零的多指令乱序发射方法及处理器-CN202010264562.2有效
发明人： 虞致国;马晓杰;魏敬和;顾晓峰 -专利权人：江南大学
申请日： 2020-04-07 - 公布日： 2023-08-08 - 主分类号： G06F9/302 文献下载
摘要：本发明公开了一种基于指令凋零的多指令乱序发射方法及处理器，属于处理器设计领域。本发明摒弃了传统发射架构中冗长的仲裁结构，增加指令凋零电路，采用指令年龄阵列来表征指令在CPU中存储的时间，另外加上一位唤醒状态位，将已经超过凋零阈值的指令存放至沉降池以便CPU直接发射，并改善指令请求电路、指令分配电路、唤醒电路等电路结构，有效改善多指令发射这一处理器中关键路径的时序；唤醒指令时，对执行周期短的指令延迟唤醒，对执行周期长的指令提前唤醒，以保证指令能够背靠背执行，满足了现代超标量乱序处理器中高性能功耗比、低延时、高IPC的要求，解决了现有技术中处理器无法在发射队列表项数日益增加、延迟也日益增加的问题。
一种基于指令凋零发射方法处理器

[发明专利]一种基于FPGA的高性能图片数据压缩系统及方法-CN202310262632.4在审
发明人：周小蓉;虞致国;周嘉文;陆思宇;潘夏炎;徐亦婷 -专利权人：江南大学
申请日： 2023-03-17 - 公布日： 2023-07-07 - 主分类号： G06T9/00 文献下载
摘要：本发明公开了一种基于FPGA的高性能图片数据压缩系统及方法，属于数字图像处理技术领域。本发明针对压缩感知过程中稀疏系数获取和数据压缩在FPGA上进行优化改进，利用FPGA流水线、数据线并行的结构和超强的浮点乘法运算能力，高效处理了多点FFT算法和矩阵分块算法。针对稀疏矩阵的获取，本发明在FPGA上实现FFT变换，大大减少了对硬件资源的需求量和算法程序的复杂度。针对压缩感知模块，本发明利用线性阵列结构和矩阵分块算法，实现对任意矩阵的乘法运算，提高了现有图片数据压缩系统的可扩展性。在系统模块与模块的数据交互过程中，本发明还巧妙利用了乒乓缓存原理和流水线机制，减少了模块间数据传输的冲突和延迟。
一种基于 fpga 性能图片数据压缩系统方法

[发明专利]基于RISC-V和存内计算的AI推理方法及系统-CN202310262629.2在审
发明人：佴宇飞;何丁赋;蒋新科;张赵炜;周小蓉;段文哲;虞致国;顾晓峰 -专利权人：江南大学
申请日： 2023-03-17 - 公布日： 2023-06-30 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了基于RISC‑V和存内计算的AI推理方法及系统，属于人工智能技术领域。本发明设计存算一体结构式协处理器，存内计算将运算单元和存储单元相融合，可以避免卷积神经网络运算过程中大量且频繁的数据搬运，而带来的巨大功耗。同时可以大幅提升算力，适用于多类AI的应用场景；本发明采用RISC‑V指令集架构的CPU，扩展五条RISC‑V指令，与基于模拟方法的存算一体结构式协处理器协作，设计量化单元，通过调用对应的RISC‑V指令，使得深度学习算法的执行过程将根据其特性，分别在数字域、量化域和模拟域中进行计算，极大地降低系统功耗，实现高性能的AI推理，并且使得用户可以针对具体应用场景进行二次开发。
基于 risc 计算 ai 推理方法系统

[发明专利]一种基于语义分割与聚类块的颜色迁移方法-CN202310262634.3在审
发明人：蒋新科;张加林;罗佳源;佴宇飞;李嘉亮;李顺;虞致国;顾晓峰;范满平 -专利权人：江南大学
申请日： 2023-03-17 - 公布日： 2023-06-30 - 主分类号： G06T7/90 文献下载
摘要：本发明公开了一种基于语义分割与聚类块的颜色迁移方法，属于数字图像处理技术领域。所述方法包括：采用语义分割的方法识别目标与源图像的物体块，并提出相似匹配算法以匹配源图像与目标图像的相似度，采用基于聚类块的方法实现颜色迁移；本发明解决了现有的颜色迁移方法法由源图像到目标图像整体迁移后存在的对应区域色彩过于失真的问题，达到了不同分类区域采用不同配色方案的效果，有效解决了某些分类区域的色彩与实际相差过多的缺陷；此外，本发明通过引入语义相似度，解决了传统颜色迁移的失真以及无法个性化定制的问题，达到了可根据目标图像定制化处理的效果。
一种基于语义分割聚类块颜色迁移方法

[发明专利]一种抗辐照三模冗余锁存器-CN202310308125.X在审
发明人：顾晓峰;曹晓阳;虞致国 -专利权人：江南大学
申请日： 2023-03-27 - 公布日： 2023-06-30 - 主分类号： H03K19/003 文献下载
摘要：本发明公开了一种抗辐照三模冗余锁存器，属于专用集成电路抗辐照设计领域。本发明设计一种新型主级锁存器以及新型冗余表决电路，包括第一晶体管级表决电路、第二晶体管级表决电路和保护门电路。本发明从电路结构对主级锁存器及表决电路进行抗辐照加固，增强主级锁存器对于SNU以及DNU的抵抗性，减少表决电路自身SNU对输出结果的影响，增强三模冗余系统稳定性；本发明的冗余表决电路MOS管总数仅为全三模冗余表决电路MOS管总数的30％，有效的降低了三模冗余系统的面积开销，更适应于超大规模集成电路抗辐照设计。
一种辐照冗余锁存器

[发明专利]一种高速小波去噪系统及方法-CN202310262638.1在审
发明人：张赵炜;虞致国;段文哲 -专利权人：江南大学
申请日： 2023-03-17 - 公布日： 2023-06-30 - 主分类号： G06F18/15 文献下载
摘要：本发明公开了一种高速小波去噪系统及方法，属于硬件加速与信号处理领域。所述小波去噪系统包括：ADC模块、DMA模块、主存储器模块、协处理器模块、CPU和ROM；本发明通过设计SoC架构、优化小波变换的数据传输流程、减少CPU指令调度、定点数量化等方式，解决了小波变换硬件实现中高速小波变换存在的功耗过高的问题，达到了功耗降低的同时保证小波变换实时性，与以往硬件实现方式相比计算更简单，重复利用了FPGA的有限面积，即本发明在不增加电路面积的同时，提升了运算速度，降低了系统功耗。
一种高速小波去噪系统方法

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