[发明专利]多芯片叠合封装结构及其制作方法在审
| 申请号： | 201310513697.8 | 申请日： | 2013-10-25 |
| 公开（公告）号： | CN103545297A | 公开（公告）日： | 2014-01-29 |
| 发明（设计）人： | 谭小春 | 申请（专利权）人： | 矽力杰半导体技术(杭州)有限公司 |
| 主分类号： | H01L25/00 | 分类号： | H01L25/00;H01L23/48;H01L23/31;H01L21/50 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 310012 浙江省杭州市西湖*** | 国省代码： | 浙江;33 |
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| 摘要： | 本发明公开了一种多芯片叠合封装结构及其制作方法，所述封装结构包括包括芯片承载体和多层芯片，每一层芯片至少包括一块芯片；除最上层以外的其他层中的一层或多层芯片上设有导电孔，上下相邻两层芯片的下层芯片背面覆设有图案化导电层，上下相邻两层芯片之间设有导电凸块，下层芯片的导电孔经图案化导电层并通过导电凸块与上层芯片实现电连接。由于采用本发明，通过导电孔经图案化导电层重新布线，并经导电凸块实现多层芯片叠合后的电连接，不仅节省了芯片空间，无需引线就可实现不同层芯片的电气连接，提高了电气连接的灵活性。 | ||
| 搜索关键词： | 芯片 叠合 封装 结构 及其 制作方法 | ||
【主权项】：
一种多芯片叠合封装结构，包括芯片承载体和多层芯片，每一层芯片至少包括一块芯片；其特征在于：除最上层以外的其他层中的一层或多层芯片上设有导电孔，上下相邻两层芯片的下层芯片背面覆设有图案化导电层，上下相邻两层芯片之间设有导电凸块，下层芯片的导电孔经图案化导电层并通过导电凸块可与上层芯片相导通。
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