[发明专利]用于层叠封装器件减少应变的方法和装置有效
| 申请号： | 201210171875.9 | 申请日： | 2012-05-29 |
| 公开（公告）号： | CN103187405B | 公开（公告）日： | 2018-09-14 |
| 发明（设计）人： | 陈玉芬;普翰屏 | 申请（专利权）人： | 台湾积体电路制造股份有限公司 |
| 主分类号： | H01L25/065 | 分类号： | H01L25/065;H01L21/98 |
| 代理公司： | 北京德恒律治知识产权代理有限公司 11409 | 代理人： | 章社杲;孙征 |
| 地址： | 中国台*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 本发明公开了一种用于层叠封装结构的方法和装置。该结构包括：第一集成电路封装件，所述第一集成电路封装件包括布置在第一衬底上的至少一个集成电路器件，以及从第一衬底的底面延伸并且以邻近第一衬底的外围的一列或者多列的图案布置的多个层叠封装连接件；第二集成电路封装件，所述第二集成电路封装件包括布置在第二衬底上的至少一个其他集成电路器件，以及连接至多个层叠封装连接件的、在第二衬底的上表面上的多个接合盘，以及从第二衬底的底面延伸并且以栅格图案布置的多个外部连接件；其中外部连接件的图案与层叠封装连接件的图案相交错使得层叠封装连接件不与外部连接件垂直地对准。本发明还公开了用于形成该结构的方法。本发明还公开了用于层叠封装器件减少应变的方法和装置。 | ||
| 搜索关键词： | 用于 层叠 封装 器件 减少 应变 方法 装置 | ||
【主权项】：
1.一种半导体器件结构，包括：第一集成电路封装件，包括布置在第一衬底上的至少一个集成电路器件，并且具有从所述第一衬底的底面延伸并且以由邻近所述第一衬底的外围的一列或者多列组成的图案布置的多个层叠封装连接件；以及第二集成电路封装件，包括布置在第二衬底上的至少一个其他集成电路器件，包括连接至所述多个层叠封装连接件的、在所述第二衬底的上表面上的多个接合盘，并且还包括从所述第二集成电路封装件的底面延伸并以栅格图案布置的多个外部连接件；其中，所述外部连接件的所述图案与所述层叠封装连接件的所述图案对准，但是所述外部连接件的所述图案在所述第二衬底的边角中不具有所述外部连接件以使在沿垂直于所述第一和第二衬底并平行于所述第一和第二集成电路封装件的方向截取的截面中，最外面的列的所述层叠封装连接件位于最外面的列的所述外部连接件的区域之外，并且，所述多个外部连接件之间的间隔与所述多个层叠封装连接件之间的间隔相同；其中所述半导体器件结构还包括在所述第二衬底的所述上表面上的模制底部填充物层。
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