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[发明专利]使用与单元级布局相关的应力效应的单元放置和布线-CN201880027580.X有效
发明人： V·莫洛兹 -专利权人：美商新思科技有限公司
申请日： 2018-04-27 - 公布日： 2023-09-12 - 主分类号： G06F30/394 文献下载
摘要：公开了一种用于将单元放置在用于制造集成电路的电路设计布局中，从而改进放置和布线设备的操作的技术。从单元库中选择目标单元，单元库包括多个单元的描述以及关于每个单元对假设边界条件的依赖性的信息，可以由源自布局中所述单元附近的任何应力源将该假设边界条件施加在该单元上。为了对布局中的目标位置选择单元，确定由与目标位置相邻的单元中的每个单元对目标位置施加的边界条件。然后，系统根据所确定的边界条件以及基于由来自单元库的相邻单元对该单元施加的边界条件的单元的性能来选择合适的目标单元。
使用单元布局相关应力效应放置布线

[发明专利]用于单元设计的混合扩散中断-CN202180062629.7在审
发明人： D·D·谢勒卡尔;V·莫洛兹;J·卡瓦 -专利权人：美商新思科技有限公司
申请日： 2021-09-13 - 公布日： 2023-09-05 - 主分类号： G06F111/20 文献下载
摘要：使用包括混合扩散中断的单元(101,111)来设计集成电路布局(100)。每个单元(101,111)具有第一边缘和第二边缘(102,103)，其中第二边缘与第一边缘相对。单元具有跨越在单元的第一边缘与第一扩散中断的边缘之间的第一虚拟晶体管。第一扩散中断可以位于第一虚拟晶体管(105a)下方的中心。第一虚拟晶体管(105a)和第一扩散中断可以形成单扩散中断。附加地，单元具有跨越在单元的第二边缘与第二扩散中断的边缘之间的第二虚拟晶体管(105b)。第二虚拟晶体管(105b)可以跨越栅极间距的一半的距离进入单元并且以第二边缘上为中心。第二虚拟晶体管和第二扩散中断可以形成双扩散中断。
用于单元设计混合扩散中断

[发明专利]用于减少鳍塌陷和晶体管泄漏的鳍图案化-CN202080107661.8在审
发明人： V·莫洛兹;林锡伟 -专利权人：美商新思科技有限公司
申请日： 2020-12-03 - 公布日： 2023-08-22 - 主分类号： H01L29/78 文献下载
摘要：至少一个鳍结构可以被创建在硅衬底上。接下来，所述至少一个鳍结构的宽度可以通过应用自限制鳍蚀刻过程的一次或多次迭代来减小。
用于减少塌陷晶体管泄漏图案

[发明专利]用于混合高度单元库的定制平铺的放置结构的适应性行图案-CN202180080545.6在审
发明人： D·D·谢勒卡尔;V·莫洛兹 -专利权人：美商新思科技有限公司
申请日： 2021-11-29 - 公布日： 2023-08-04 - 主分类号： H01L27/02 文献下载
摘要：一种方法包括对结构的第一区域中的第一多个行进行实例化。第一区域具有与第一多个行的高度之和相对应的高度。该方法还包括对结构的第二区域中的第二多个行进行实例化。第二区域在结构中与第一区域水平相邻。第二区域具有与第二多个行的高度之和相对应的高度。该方法还包括确定第一多个行中的行是否与第二多个行中的行未对准，并且响应于而在第一多个行中的行与第二多个行中的行之间添加过渡区域。
用于混合高度单元定制平铺放置结构适应性行图案

[发明专利]使用栅极绝缘破裂的一次性可编程存储器-CN201810841157.5有效
发明人： A·E·霍奇;V·莫洛兹;J·卡瓦 -专利权人：美商新思科技有限公司
申请日： 2018-07-27 - 公布日： 2023-06-16 - 主分类号： H10B20/25 文献下载
摘要：本文公开了使用栅极绝缘破裂的一次性可编程存储器。实施例涉及具有晶体管的反熔丝器件。晶体管可以是FinFET。反熔丝器件包括第一电极、绝缘层和第二电极。晶体管的栅极可以形成在与第一电极相同的层中。晶体管的栅极上的栅极绝缘层可以形成在与绝缘层相同的层中。第二电极可以形成在与局部互连或过孔相同的层中，并且在绝缘层之上垂直地重叠第一电极。
使用栅极绝缘破裂一次性可编程存储器

[发明专利]互补场效应晶体管(CFET)中源极和漏极材料的外延生长-CN202180060759.7在审
发明人：林锡伟;V·莫洛兹 -专利权人：美商新思科技有限公司
申请日： 2021-07-15 - 公布日： 2023-05-30 - 主分类号： H01L21/8238 文献下载
摘要：提供了一种在互补场效应晶体管(CFET)的层级上执行源极和漏极的外延生长的方法。该方法包括在未完成的CFET结构的垂直沟道中沉积第一阻挡材料(302)，在CFET的上层级的表面处氧化硅以提供一个或多个二氧化硅保护层(312)，从CFET的下层级蚀刻硅的部分以形成暴露于垂直沟道的横向凹陷，以及在未完成的CFET结构的下层级中执行硅外延生长。此外，在下层级上的硅外延生长之后，该方法包括在垂直沟道中沉积第二阻挡材料(342)以覆盖下层级中的硅外延生长的至少一部分，移除二氧化硅保护层，以及在上层级上执行外延生长。
互补场效应晶体管 cfet 中源极材料外延生长

[发明专利]用于形成超高密度集成电路组件的制造技术-CN202180061059.X在审
发明人：林锡伟;V·莫洛兹 -专利权人：美商新思科技有限公司
申请日： 2021-07-15 - 公布日： 2023-05-30 - 主分类号： H01L21/033 文献下载
摘要：本公开提供了一种用于形成超高密度集成电路系统(例如，诸如用于6T SRAM)的方法。该方法涉及应用双图案化曝光‑蚀刻‑曝光‑蚀刻(LELE)和使用间隔件工艺来缩小特征的临界尺寸。为了提高工艺容限，该方法通过修改布局并且将交叉耦合条带分割成两种颜色(例如，每种颜色对应于掩模蚀刻工艺)来实现双图案化技术。此外，实现间隔件工艺以缩小特征尺寸并且增加两个交叉耦合条带之间的金属对金属间距，以提高工艺容限和电气性能。这是通过在硬掩模中的开口之上沉积间隔件层，然后进行间隔件回蚀来实现的。因此，开口收缩达间隔件厚度的量。然后，条带到条带间距可以增加达间隔件厚度的两倍。
用于形成超高密度集成电路组件制造技术

[发明专利]防止互补场效应晶体管（CFET）电短路的自限制制造技术-CN202180060900.3在审
发明人：林锡伟;V·莫洛兹 -专利权人：美商新思科技有限公司
申请日： 2021-07-15 - 公布日： 2023-05-16 - 主分类号： H01L21/8238 文献下载
摘要：提供了一种形成互补场效应晶体管(CFET)的方法。该方法包括向具有外延生长(202)的CFET的垂直沟道添加封堵材料，封堵材料位于生长的下部下方并与生长的下部接触，将绝缘材料(224)添加到垂直沟道内的开放区域以包围外延生长的一部分，执行蚀刻以(i)去除绝缘材料的一部分，(ii)暴露外延生长的接触表面，以及(iii)在垂直沟道内提供垂直开口，蚀刻留下一部分封堵材料，并用导电材料填充垂直开口，导电材料到达外延生长的暴露的接触表面，封堵材料保持在导电材料下方，以防止导电材料和生长下方的硅衬底之间的接触。
防止互补场效应晶体管 cfet 短路限制制造技术

[发明专利]形成环绕式接触以将互补场效应晶体管（CFET）的源极或漏极外延生长连接到CFET的埋入式电源轨（BPR）-CN202180061276.9在审
发明人：林锡伟;V·莫洛兹 -专利权人：美商新思科技有限公司
申请日： 2021-07-15 - 公布日： 2023-05-16 - 主分类号： H01L21/8238 文献下载
摘要：提供了一种在未完成的互补场效应晶体管(CFET)的埋入式电源轨(BPR)与CFET的下部层级的源极或漏极外延生长之间形成电连接的方法。方法包括：在CFET的下部层级中执行硅外延生长(302)；向下部层级中的硅外延生长的暴露部分中的一部分添加接触材料(332)，硅外延生长的暴露部分位于未完成的CFET结构的垂直槽(309)中；在垂直通道(322)内添加导电材料(334)，导电材料与所添加的接触材料和BPR(304)接触，以在硅外延生长的暴露部分中的该部分与BPR之间形成电连接；以及回蚀刻垂直通道内所添加的导电材料的一部分。
形成环绕接触互补场效应晶体管 cfet 外延生长接到埋入电源 bpr

[发明专利]具有异质结和改进的沟道控制的FinFET-CN201810750478.4有效
发明人： V·莫洛兹;S·L·史密斯;吕强 -专利权人：美商新思科技有限公司
申请日： 2014-06-26 - 公布日： 2023-03-07 - 主分类号： H01L29/78 文献下载
摘要：本公开的实施例涉及具有异质结和改进的沟道控制的FinFET。粗略地描述，一种计算机程序产品描述了具有鳍、鳍支撑部、栅极和栅极电介质的晶体管。鳍包括第一晶体半导体材料，该第一晶体半导体材料包括在第一晶体管的源极区域和该晶体管的漏极区域之间的该晶体管的沟道区域。鳍在鳍支撑部上。鳍支撑部包括与第一晶体半导体材料不同的第二晶体半导体材料。鳍的第一晶体半导体材料和鳍支撑部的第二晶体半导体材料在其间形成第一异质结。栅极、栅极电介质和/或隔离电介质可以被定位以改进沟道内的控制。
具有异质结改进沟道控制 finfet

[发明专利]通过纳米线自加热来提高存储器良品率和集成电路性能-CN201780027080.1有效
发明人： J·卡瓦;V·莫洛兹 -专利权人：美商新思科技有限公司
申请日： 2017-06-29 - 公布日： 2022-12-30 - 主分类号： G11C29/44 文献下载
摘要：一种用于改进具有晶体管的集成电路设计的方法，该晶体管具有纳米线沟道，该方法包括：标识具有特定晶体管的特定器件，该特定晶体管具有纳米线沟道；以及向集成电路设计添加电路系统，该电路系统在被激活时通过自加热来修复特定晶体管。该方法可以包括：确定具有低于通过标准的读取电流的存储器单元，存储器单元在读取电流流过的电流路径上具有晶体管，该晶体管具有纳米线沟道；以及对存储器单元施加应力，以在电流路径上修复存储器单元中的晶体管的纳米线沟道。确定步骤可以包括：感测存储器单元的阵列中的存储器单元的读取电流；以及使用所感测的读取电流来确定存储器单元的阵列中的、具有低于通过标准的读取电流的一个或多个存储器单元。
通过纳米加热提高存储器良品率集成电路性能

[发明专利]制造用于三维(3D)NAND存储器的单晶垂直定向硅沟道的电热法-CN202080091676.X在审
发明人： S·阿莫罗索;V·莫洛兹 -专利权人：美商新思科技有限公司
申请日： 2020-12-31 - 公布日： 2022-08-12 - 主分类号： H01L27/11582 文献下载
摘要：一种形成多个垂直NAND存储器单元的方法，部分地包括在硅衬底(50)上形成多种绝缘材料(20，30)，在绝缘材料中形成沟槽以暴露硅衬底的表面，沿着沟槽的侧壁沉积多晶硅层，用氧化物(80)填充沟槽，在沟槽上方形成金属层(90)，并通过在硅衬底与金属层之间施加电压(98)以使多晶硅侧壁熔化、并使得熔化的多晶硅侧壁能够再结晶成单晶沟道，来形成用于NAND存储器单元的单晶沟道。
制造用于三维 nand 存储器垂直定向沟道电热

[发明专利]衬底和具有3D几何图形上的2D材料沟道的晶体管-CN201680039906.1有效
发明人： V·莫洛兹;J·黄;J·卡瓦 -专利权人：美商新思科技有限公司
申请日： 2016-06-08 - 公布日： 2021-08-31 - 主分类号： H01L29/78 文献下载
摘要：粗略地描述，晶体管形成有共形地包裹在3D结构的至少一部分上的半导体2D材料层。所述3D结构可以是例如由电介质材料制成或者由与半导体或传导材料纵向交替的电介质材料制成的脊。可替代地，所述3D结构可以是树形。其他形状也是可能的。各方面还包括用于制造此类结构的方法、以及限定此类结构的集成电路布局和用于开发此类布局的方法、存储包括限定此类结构和布局的一些设计条目的设计条目的机器可读数据存储介质、用于开发此类设计条目的方法。各方面还包括被制备为用于制造集成电路中的中间产品的皱褶状晶片，所述集成电路具有共形地设置在3D结构上的半导体2D材料层。
衬底具有几何图形材料沟道晶体管

[发明专利]N沟道和P沟道FINFET单元架构-CN201710094116.X有效
发明人： J·卡瓦;V·莫洛兹;D·谢勒卡 -专利权人：美商新思科技有限公司
申请日： 2012-07-23 - 公布日： 2021-08-10 - 主分类号： H01L29/78 文献下载
摘要：一种适合用于标准单元库的finFET块架构，该finFET块架构基于如下布置，该布置包括在衬底的具有第一传导性类型的第一区域中的第一半导体鳍集合和在衬底的第二区域中的第二半导体鳍集合，第二区域具有第二传导性类型。被布置于第一和第二半导体鳍集合之上的包括在第一和第二区域中的栅极迹线的图案化的栅极导体层用于晶体管栅极。在栅极导体层之上的图案化的导体层布置于正交布图图案中并且可以包括在第一和第二区域中的鳍之上的多个浮动功率总线。
沟道 finfet 单元架构

[发明专利]硅前设计规则评估-CN201680052619.4有效
发明人： V·莫洛兹;K·埃尔萨耶德;T·S·K-C·马;林锡伟;吕强 -专利权人：美商新思科技有限公司
申请日： 2016-08-03 - 公布日： 2021-07-02 - 主分类号： G06F30/398 文献下载
摘要：大致描述了一种用于开发用于制造工艺的设计规则集合的方法，在开发中包括：针对用于制造工艺的多个候选DRUT中的每一个，基于DRUT布局逻辑单元，逻辑单元具有至少一个晶体管和至少一个互连，根据制造工艺和布局仿真逻辑单元的制造，访问逻辑单元结构的行为，包括表征第一晶体管和第一互连的组合行为，根据表征的行为评估逻辑单元结构的性能，并且与DRUT的指示相关联地在数据库中记录指示逻辑单元的性能的值。数据库可用于选择用于制造工艺的最佳DRUT。
设计规则评估

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