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[发明专利]具有对深源极/漏极半导体的后侧互连的集成电路设备-CN201680090659.8有效
发明人： P.莫罗;M.J.科布林斯基;M.T.博尔;T.加尼;R.梅汉德鲁 -专利权人：英特尔公司
申请日： 2016-12-23 - 公布日： 2023-08-04 - 主分类号： H01L29/772 文献下载
摘要：晶体管单元架构包括前侧和后侧结构两者。晶体管可以包括：一个或多个半导体鳍部，其具有沿着鳍部的沟道部分的侧壁设置的栅极堆叠。蚀刻该鳍部的一个或多个源极/漏极区域，以形成具有在沟道区域以下的深度的凹槽。该凹槽可以贯穿整个鳍部高度。然后将源极/漏极半导体沉积在凹槽内，从而将沟道区域耦合到深源极/漏极。处理晶体管的后侧以显露深源极/漏极半导体材料。一个或多个后侧互连金属喷镀层级可以耦合到晶体管的深源极/漏极。
具有深源极半导体互连集成电路设备

[发明专利]带有释放的源极和漏极的半导体装置-CN201680086334.2有效
发明人： W.拉克马迪;S.K.加德纳;C.S.莫哈帕特拉;M.V.梅茨;G.德韦;S.T.马;J.T.卡瓦利罗斯;A.S.墨菲;T.加尼 -专利权人：太浩研究有限公司
申请日： 2016-07-02 - 公布日： 2023-06-02 - 主分类号： H01L29/78 文献下载
摘要：实施例大体上针对带有释放的源极和漏极的半导体装置。方法的实施例包括：蚀刻半导体装置的缓冲层，以在装置的沟道层的栅极沟道部分的底下形成栅极沟槽；用氧化物材料填充栅极沟槽，以形成氧化物隔离层；在装置的源极和漏极区的层间介电（ILD）层中蚀刻一个或多个源极/漏极接触件沟槽；在一个或多个源极/漏极接触件沟槽内蚀刻氧化物隔离层，以在源极和漏极区中的源极/漏极沟道的底下形成一个或多个腔，其中，每个接触件沟槽的蚀刻将使源极/漏极沟道的所有侧面都暴露；以及使接触件金属沉积于一个或多个接触件沟槽中，包括使接触件金属沉积于源极/漏极沟道底下的腔中。
带有释放半导体装置

[发明专利]自-对准栅极边缘三栅极和finFET器件-CN201680087349.0有效
发明人： S.S.廖;B.古哈;T.加尼;C.N.凯尼恩;L.P.古勒 -专利权人：英特尔公司
申请日： 2016-07-01 - 公布日： 2022-10-21 - 主分类号： H01L29/78 文献下载
摘要：描述了自‑对准栅极边缘三栅极和finFET器件以及制作自‑对准栅极边缘三栅极和finFET器件的方法。在示例中，半导体结构包括被部署在衬底以上并且突出穿过沟槽隔离区域的最上方表面的多个半导体鳍。栅极结构被部署在所述多个半导体鳍之上。所述栅极结构限定所述多个半导体鳍的每个中的沟道区域。源极和漏极区域是在所述多个半导体鳍的每个的所述沟道区域的相对端，在所述栅极结构的相对侧。所述半导体结构还包括多个栅极边缘隔离结构。所述多个栅极边缘隔离结构的各个栅极边缘隔离结构与所述多个半导体鳍的各个半导体鳍交替。
对准栅极边缘 finfet 器件

[发明专利]具有反向掺杂的掺杂剂扩散屏障的高电子迁移率晶体管-CN201580083357.3有效
发明人： C.S.莫哈帕特拉;H.W.肯内尔;M.V.梅茨;G.杜威;W.拉赫马迪;A.S.墨菲;J.T.卡瓦列罗斯;T.加尼 -专利权人：英特尔公司
申请日： 2015-09-25 - 公布日： 2022-09-27 - 主分类号： H01L29/778 文献下载
摘要：可以在设置于硅衬底之上的III‑V半导体材料的有源区中形成诸如晶体管之类的III‑V化合物半导体器件。III‑V半导体材料的反向掺杂的部分提供阻止从衬底到III‑V半导体材料中的硅扩散的扩散屏障，其中它否则可能在III‑V材料中表现为电活性两性污染物。在一些实施例中，在外延生长子鳍结构的基底部分期间，原位引入反向掺杂剂（例如，受主杂质）。在反向掺杂区限于子鳍结构的基底的情况下，反向掺杂剂原子热学扩散到III‑V晶体管的有源区中的风险被缓解。
具有反向掺杂扩散屏障电子迁移率晶体管

[发明专利]一种场效应晶体管及其制作方法、CMOS集成电路、移动计算机平台-CN201680085822.1有效
发明人： S.T.马;M.V.梅茨;W.拉克马迪;G.德韦;C.S.莫哈帕特拉;J.T.卡瓦利罗斯;A.S.墨菲;T.加尼 -专利权人：英特尔公司
申请日： 2016-06-17 - 公布日： 2022-09-02 - 主分类号： H01L29/78 文献下载
摘要：单片FET包括设置在第二组成的副鳍上的第一半导体组成的鳍。在一些示例中，InGaAs鳍在GaAs副鳍之上生长。副鳍可从隔离电介质中限定的沟槽内设置的籽晶表面来外延生长。副鳍可与隔离电介质平面化。鳍然后可从副鳍的平面化表面来外延生长。栅极叠层可设置在鳍之上，其中栅极叠层接触隔离电介质的平面化表面，以便与鳍和副鳍之间的接触面自对齐。可描述和/或要求保护其他实施例。
一种场效应晶体管及其制作方法 cmos 集成电路移动计算机平台

[发明专利]用于形成相同管芯上的具有变化的沟道材料的晶体管的技术-CN201580080863.7有效
发明人： G.A.格拉斯;A.S.墨菲;H.卡姆;T.加尼;K.詹布纳坦;C.S.莫哈帕特拉 -专利权人：英特尔公司
申请日： 2015-06-12 - 公布日： 2022-07-26 - 主分类号： H01L27/092 文献下载
摘要：公开了用于形成相同衬底上的具有变化的沟道材料的晶体管的技术。所述技术包括在衬底中形成替代材料区，这样的区用于由其形成多个翅片，翅片用于形成晶体管沟道区。在示例情况下，衬底可以包括Si，并且替代材料可以包括Ge、SiGe和/或至少一个III‑V材料。替代材料区可以具有足以确保替代材料与衬底材料之间的基本上平面的界面的宽度。因此，由替代材料区形成的翅片也可以具有替代材料与衬底材料之间的基本上平面的界面。由于能够形成具有这样的基本上平面的界面的替代材料沟道区的一个示例益处可以包括固定电压下的电流流动方面的至少百分之三十的改进。
用于形成相同管芯具有变化沟道材料晶体管技术

[发明专利]高迁移率半导体源极/漏极隔离物-CN201580080339.X有效
发明人： G.德维;M.V.梅茨;A.S.墨菲;T.加尼;W.拉克马迪;C.S.莫哈帕特拉;J.T.卡瓦利罗斯;G.A.格拉斯 -专利权人：英特尔公司
申请日： 2015-06-26 - 公布日： 2022-07-22 - 主分类号： H01L27/092 文献下载
摘要：单片FET包含设置在衬底之上的第一高载流子迁移率半导体材料中的多数载流子沟道。虽然掩膜（例如栅极叠层或牺牲的栅极叠层）正覆盖横向沟道区域，但高载流子迁移率半导体材料的隔离物被过度生长，例如环绕电介质横向隔离物以增大晶体管源极与漏极之间的有效间隔，而没有晶体管占用空间中的伴随增大。源极/漏极区域通过高迁移率半导体隔离物电耦合到横向沟道区域，所述横向沟道区域可基本上不掺杂（即本征）。例如，采用增大的对于给定横向栅极尺寸的有效沟道长度，对于给定断开状态泄露的晶体管占用空间可被减小，或者对于给定晶体管占用空间的断开状态源极/漏极泄露可被减小。
迁移率半导体隔离

[发明专利]晶体管沟道区域界面的钝化-CN201580083331.9有效
发明人： G.A.格拉斯;M.R.布拉齐尔;A.S.墨菲;T.加尼;O.Y.洛 -专利权人：英特尔公司
申请日： 2015-09-25 - 公布日： 2022-04-26 - 主分类号： H01L29/78 文献下载
摘要：公开了用于钝化晶体管沟道区域界面的技术。在一些情况下，待钝化的晶体管沟道区域界面包含半导体沟道与栅极电介质之间的界面和/或子沟道半导体材料与隔离材料之间的界面。例如，可以使用氧化铝（也被称为矾土）层来钝化其中沟道材料包含硅锗、锗或III‑V材料的沟道/栅极界面。该技术能够用于降低沟道/栅极界面处的界面陷阱密度，并且该技术还能够用于在栅极最先工艺流程和栅极最后工艺流程两者中钝化沟道/栅极界面。该技术还可以包含在子沟道/隔离界面处的附加钝化层，以例如避免招致附加的寄生电容代价。
晶体管沟道区域界面钝化

[发明专利]具有带偏移半导体源极/漏极衬垫的高迁移率场效应晶体管-CN201580083393.X有效
发明人： G.杜威;W.拉赫马迪;M.V.梅茨;C.S.莫哈帕特拉;S.T.马;J.T.卡瓦列罗斯;A.S.墨菲;T.加尼 -专利权人：英特尔公司
申请日： 2015-09-25 - 公布日： 2022-04-15 - 主分类号： H01L29/78 文献下载
摘要：单片FET包括设置在衬底之上的第一半导体材料中的多数载流子沟道。在诸如栅极堆叠或牺牲栅极堆叠之类的掩模覆盖沟道区时，例如至少在沟道区的漏极端部上生长具有相对于沟道材料的带偏移的半导体材料的半导体衬垫以在沟道半导体和第三III‑V半导体材料的漏极区之间引入至少一个带偏移。在一些N型晶体管实施例中，带偏移是至少0.1eV的导带偏移。更宽带隙和导电偏移中的任一个或二者可能有助于降低的栅极感应漏极泄露（GIDL）。源极/漏极区通过半导体衬垫电气耦合至沟道区，该半导体衬垫可以是基本上未掺杂的（即本征的）或掺杂的。在一些实施例中，将半导体衬垫生长集成到栅极最后、源极/漏极再生长finFET制造工艺中。
具有偏移半导体衬垫迁移率场效应晶体管

[发明专利]在牺牲核上经由包覆的晶体管鳍形成-CN201580080367.1有效
发明人： G.A.格拉斯;A.S.墨菲;D.B.奥伯廷;T.加尼;J.T.卡瓦利罗斯;B.朱-龚;C.S.莫哈帕特拉;K.詹布纳坦;G.德维;W.拉克马迪 -专利权人：英特尔公司
申请日： 2015-06-26 - 公布日： 2022-02-11 - 主分类号： H01L29/78 文献下载
摘要：公开了用于定制基于鳍的晶体管装置以提供范围广泛的沟道配置和/或材料系统，并且在相同集成电路管芯内的技术。根据一实施例，包覆并且随后去除牺牲鳍，由此留下包覆层作为一对独立的鳍。一旦牺牲鳍区域被适合的绝缘体回填，得到的结构便是绝缘体上鳍。通过使用此类核上包覆方案，新鳍能够以任何材料配置。得到的绝缘体上鳍例如在消除或以其它方式降低子沟道源极到漏极（或漏极到源极）泄露电流的同时对良好的栅极控制是有利的。另外，大幅降低了来自沟道到衬底的寄生电容。牺牲鳍能够被视为是核，并且能够例如使用原生于衬底的材料或允许低缺陷异类包覆材料组合的替换材料来实现。
牺牲经由晶体管形成

[发明专利]低损害自对准两性FINFET尖端掺杂-CN201580080418.0有效
发明人： J.T.卡瓦利罗斯;C.S.莫哈帕特拉;A.S.墨菲;W.拉克马迪;M.V.梅茨;G.德维;T.加尼;H.W.肯内尔 -专利权人：英特尔公司
申请日： 2015-06-27 - 公布日： 2022-01-14 - 主分类号： H01L29/78 文献下载
摘要：单片的鳍式FET包含设置在第二Ⅲ‑Ⅴ化合物半导体上的第一Ⅲ‑Ⅴ化合物半导体材料中的多数载流子沟道。在诸如牺牲栅极叠层的掩模正覆盖沟道区域时，两性掺杂物的源被沉淀在暴露的鳍侧壁之上并被扩散到第一Ⅲ‑Ⅴ化合物半导体材料中。两性掺杂物作为第一Ⅲ‑Ⅴ材料内的供体和第二Ⅲ‑Ⅴ材料内的受体来优先活化，给晶体管尖端掺杂提供第一和第二Ⅲ‑Ⅴ材料之间的p‑n结。横向隔离物被沉淀以覆盖鳍的尖端部分。未由掩模或隔离物所覆盖的鳍的区域中的源极/漏极区域通过尖端区域来电耦合到沟道。沟道掩模采用栅极叠层来替换。
损害对准两性 finfet 尖端掺杂

[发明专利]具有增大的接触面积的半导体器件接触-CN201580083356.9有效
发明人： R.梅汉德鲁;T.加尼;廖思雅 -专利权人：英特尔公司
申请日： 2015-09-25 - 公布日： 2021-12-21 - 主分类号： H01L29/78 文献下载
摘要：提供了半导体接触架构，其中接触金属延伸到进行接触的半导体层中，由此增加接触面积。偏移间隔部允许实现到半导体材料中的相对深的蚀刻。因此，不是仅仅半导体的平坦水平表面被暴露用于接触面积，而是相对长的垂直沟槽侧壁以及底壁被暴露且可用于接触面积。然后可以利用期望的接触金属来填充该沟槽。可以以促进高效接触沟槽蚀刻工艺的方式来实施接触被形成到其中的半导体层的掺杂，诸如通过例如利用沟槽蚀刻后掺杂或具有以下的半导体层：接触沟槽蚀刻所穿过的上部未掺杂区和下部掺杂S/D区。可以从最终结构移除该偏移间隔部。
具有增大接触面积半导体器件

[发明专利]具有局部化副鳍隔离的高电子迁移率晶体管-CN201580080351.0有效
发明人： W.拉克马迪;M.V.梅茨;G.德维;C.S.莫哈帕特拉;J.T.卡瓦利罗斯;A.S.墨菲;T.加尼;N.M.拉哈尔-奥拉比;S.K加德纳 -专利权人：英特尔公司
申请日： 2015-06-26 - 公布日： 2021-11-30 - 主分类号： H01L29/78 文献下载
摘要：包括从衬底上方的副鳍结构延伸的升高的鳍结构的结晶异质结构。例如III‑V晶体管等装置可以在凸起的鳍结构上形成，而硅基装置(例如，晶体管)可以在硅衬底的其他区域中形成。定位到鳍结构的晶体管沟道区域的副鳍隔离材料可以减少通过副鳍的源极至漏极泄漏，改善鳍结构的源极端部和漏极端部之间的电隔离。在异质外延形成鳍结构之后，可以横向刻蚀副鳍的部分以底切鳍。底切用副鳍隔离材料回填。栅极叠层在鳍上形成。副鳍隔离材料的形成可以集成到自对准栅极叠层置换工艺中。
具有局部化副鳍隔离电子迁移率晶体管

[发明专利]创建具有富铟侧表面和底表面的有源沟道的设备和方法-CN201680082393.2有效
发明人： C.S.莫哈帕特拉;A.S.墨菲;G.A.格拉斯;M.V.梅茨;W.拉赫马迪;G.德维;T.加尼;J.T.卡瓦利罗斯 -专利权人：英特尔公司
申请日： 2016-02-22 - 公布日： 2021-09-07 - 主分类号： H01L29/78 文献下载
摘要：可形成具有含铟的三元或以上的III‑V族化合物有源沟道的晶体管装置及用于制作该晶体管装置的过程，其在制作例如在三栅或环栅（GAA）装置中使用的那些有源沟道的鳍形有源沟道时使能改进的载流子迁移率。在一个实施例中，含铟的三元或以上的III‑V族化合物可沉积在子结构的重构的上表面上的窄沟槽中，这可产生具有富铟侧表面和富铟底表面的鳍。这些富铟表面将邻接晶体管的栅氧化物，并且相对于含铟的三元或以上的III‑V族化合物有源沟道的常规同质组成可产生高电子迁移率和改进的切换速度。
创建具有富铟侧表面有源沟道设备方法

[发明专利]具有掺杂的外延区域的半导体器件及其制造方法-CN202010547786.4在审
发明人： A.S.默西;D.B.奥贝蒂内;T.加尼;A.J.派特 -专利权人：英特尔公司
申请日： 2010-11-29 - 公布日： 2020-11-03 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种具有掺杂的外延区域的半导体器件及其制造方法。本发明的实施例描述了半导体器件上的外延区域。在一个实施例中，通过循环的沉积‑蚀刻工艺来在衬底上沉积所述外延区域。用外延帽层来回填在循环的沉积‑蚀刻工艺期间在间隔体下方产生的空腔。所述外延区域和外延帽层改善了沟道区域的电子迁移率，减小了短沟道效应并降低了寄生电阻。
具有掺杂外延区域半导体器件及其制造方法

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