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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]半导体结构及其形成方法-CN202310684230.3在审
发明人：陈思桦;林政明;尤韦翔;何韦德;温伟源;廖思雅 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-06-09 - 公布日： 2023-09-29 - 主分类号： H01L21/8238 文献下载
摘要：提供了半导体结构及其形成方法。在一个实施例中，一种示例性方法包括：在衬底上方形成与半导体鳍接合的伪栅极堆叠件，在衬底上方共形地沉积第一介电层，在第一介电层上方共形地沉积第二介电层，回蚀刻第一介电层和第二介电层，以形成沿着伪栅极堆叠件的侧壁表面延伸的栅极间隔件，栅极间隔件包括第一介电层和第二介电层，在半导体鳍中及半导体鳍上方并且邻近伪栅极堆叠件形成源极/漏极部件，并且用栅极结构替换伪栅极堆叠件，其中，第一介电层的介电常数小于氧化硅的介电常数，并且第二介电层比第一介电层更不容易被氧化。
半导体结构及其形成方法

[发明专利]集成电路及其形成方法-CN202310460694.6在审
发明人：王振印;廖思雅;黄瑞乾 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-04-26 - 公布日： 2023-08-22 - 主分类号： G11C11/417 文献下载
摘要：一种集成电路，包括多个SRAM单元。每个SRAM单元包括第一反相器，第一反相器具有垂直堆叠在第一有源区中的第一N型晶体管和第一P型晶体管。SRAM单元包括与第一反相器交叉耦接的第二反相器，并且第二反相器包括垂直堆叠在第二有源区中的第二N型晶体管和第二P型晶体管。SRAM单元包括将第一反相器的输出端电连接到第二反相器的输入端的对接接触件。对接接触件至少部分地位于第一有源区域内。本申请的实施例还公开了一种形成集成电路的方法。
集成电路及其形成方法

[发明专利]半导体器件及其形成方法-CN202310321302.8在审
发明人：石哲齐;锺政庭;林含谕;温伟源;廖思雅 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-03-29 - 公布日： 2023-07-25 - 主分类号： H01L23/528 文献下载
摘要：本发明提供了半导体器件及其形成方法，其使用高kappa介电接合层而促进改进的热导率。在至少一个示例中，提供了包括第一衬底的器件。半导体器件层设置在第一衬底上，并且半导体器件层包括一个或多个半导体器件。前侧互连结构设置在半导体器件层上，并且接合层设置在前侧互连结构上。第二衬底设置在接合层上。接合层具有大于10W/m·K的热导率。
半导体器件及其形成方法

[发明专利]半导体器件及其形成方法-CN202310266296.0在审
发明人：黄瑞乾;廖思雅;王振印;林威呈;曾威程 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-03-20 - 公布日： 2023-07-14 - 主分类号： H01L27/092 文献下载
摘要：公开了具有隔离结构的半导体器件及其制造方法。半导体器件包括第一FET和第二FET、隔离结构以及导电结构。第一FET包括第一鳍结构、设置在第一鳍结构上的第一栅极结构阵列以及设置在第一鳍结构上的第一S/D区域阵列。第二FET包括第二鳍结构、设置在第二鳍结构上的第二栅极结构阵列以及设置在第二鳍结构上的第二S/D区域阵列。隔离结构包括设置在第一FET和第二FET之间并且与第一栅极结构阵列和第二栅极结构阵列物理接触的填充部分和衬垫部分。导电结构设置在衬垫部分中并且电耦合至第二S/D区域阵列的S/D区域。本申请的实施例还涉及半导体器件及其形成方法。
半导体器件及其形成方法

[发明专利]集成电路和形成集成电路的方法-CN202310185373.X在审
发明人：林孟佑;王薏涵;郑存甫;王振印;廖翊博;廖思雅 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-03-01 - 公布日： 2023-07-14 - 主分类号： H01L27/092 文献下载
摘要：一种集成电路包括互补场效应晶体管(CFET)。CFET包括第一晶体管，该第一晶体管具有对应于第一晶体管的沟道区域的第一半导体纳米结构和围绕第一半导体纳米结构的第一栅极金属。CFET包括第二晶体管，该第二晶体管包括位于第一半导体纳米结构之上的第二半导体纳米结构和围绕第二半导体纳米结构的第二栅极金属。CFET包括位于第一半导体纳米结构和第二半导体纳米结构之间的隔离结构。本发明的实施例还提供了形成集成电路的方法。
集成电路形成方法

[发明专利]具有源漏区上用于改善接触电阻的掺杂本征锗盖的晶体管-CN202211472472.8在审
发明人： C·C·邦贝格尔;N·米努蒂洛;R·C·海斯迈尔;Y·托尔斯托娃;Y·J·张;T·加尼;廖思雅;A·穆尔蒂;P·帕特尔 -专利权人：英特尔公司
申请日： 2022-11-23 - 公布日： 2023-06-27 - 主分类号： H01L27/092 文献下载
摘要：一种集成电路（IC）结构、IC器件、IC器件组装件及其形成方法。IC结构包括在衬底上的晶体管器件，晶体管器件包括：包含金属的栅结构，该栅结构在沟道结构上；位于栅结构的第一侧的第一沟槽中的源结构；位于栅结构的第二侧的第二沟槽中的漏结构；在源结构和漏结构中的各个结构上的盖层，盖层包含与源结构或漏结构的对应结构的半导体材料同族的半导体材料，其中，盖层中的p‑型掺杂剂的同位素代表盖层的p‑型同位素含量的至少约95%的原子百分比；以及耦合到源结构和漏结构中的相应结构的金属接触结构。
有源漏区上用于改善接触电阻掺杂征锗盖晶体管

[发明专利]半导体器件及其形成方法-CN202211272395.1在审
发明人：黄瑞乾;廖思雅;王振印;王世豪 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-10-18 - 公布日： 2023-04-04 - 主分类号： H01L25/07 文献下载
摘要：方法包括形成第一半导体器件的第一晶体管。第一半导体器件包括第一沟道区域以及位于第一沟道区域上的栅电极。第二半导体器件通过设置在第一半导体器件和第二半导体器件之间的接合层而接合至第一半导体器件。形成第二半导体器件的第二晶体管，第二半导体器件包括第二沟道区域以及位于第二沟道区域上的第二栅电极。接合层设置在第一晶体管的第一栅电极和第二晶体管的第二栅电极之间。本申请的实施例还涉及半导体器件及其形成方法。
半导体器件及其形成方法

[实用新型]晶体管、半导体装置及半导体结构-CN202221622838.0有效
发明人：郑兆钦;黄瑞乾;洪以则;王世豪;汪涵;廖思雅 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-06-27 - 公布日： 2022-11-29 - 主分类号： H01L29/10 文献下载
摘要：本实用新型的实施例提供一种晶体管，其包括栅极结构、下伏于栅极结构且包括二维材料的通道层、侧向地与栅极结构隔开并侧向地设置在通道层旁边的源极/漏极接触件以及侧向地插设在栅极结构和源极/漏极接触件之间的间隙壁。亦提供一种半导体装置和一种半导体结构。
晶体管半导体装置结构

[发明专利]具有高表面锗浓度的源或漏结构-CN202011536448.7在审
发明人： C·博姆伯格;S·维施瓦纳思;P·帕特尔;廖思雅;A·S·墨菲 -专利权人：英特尔公司
申请日： 2020-12-23 - 公布日： 2021-12-28 - 主分类号： H01L29/78 文献下载
摘要：本公开的发明名称是具有高表面锗浓度的源或漏结构。描述具有高表面锗浓度的集成电路结构。在示例中，集成电路结构包括鳍，该鳍具有下鳍部分和上鳍部分。栅叠层处于鳍的上鳍部分之上，栅叠层具有与第二侧相对的第一侧。第一源或漏结构具有在栅叠层的第一侧被嵌入鳍中的外延结构。第二源或漏结构具有在栅叠层的第二侧被嵌入鳍中的外延结构。第一和第二源或漏结构的外延结构的每个包括硅、锗和硼，锗在第一和第二源或漏结构的外延结构的每个的顶面具有大于55%的原子浓度。
具有表面浓度结构

[发明专利]具有增大的接触面积的半导体器件接触-CN201580083356.9有效
发明人： R.梅汉德鲁;T.加尼;廖思雅 -专利权人：英特尔公司
申请日： 2015-09-25 - 公布日： 2021-12-21 - 主分类号： H01L29/78 文献下载
摘要：提供了半导体接触架构，其中接触金属延伸到进行接触的半导体层中，由此增加接触面积。偏移间隔部允许实现到半导体材料中的相对深的蚀刻。因此，不是仅仅半导体的平坦水平表面被暴露用于接触面积，而是相对长的垂直沟槽侧壁以及底壁被暴露且可用于接触面积。然后可以利用期望的接触金属来填充该沟槽。可以以促进高效接触沟槽蚀刻工艺的方式来实施接触被形成到其中的半导体层的掺杂，诸如通过例如利用沟槽蚀刻后掺杂或具有以下的半导体层：接触沟槽蚀刻所穿过的上部未掺杂区和下部掺杂S/D区。可以从最终结构移除该偏移间隔部。
具有增大接触面积半导体器件

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