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[发明专利]半导体器件及形成半导体器件的方法-CN202210086964.7在审
发明人：陈渭泽;M·格瑞斯伍尔德 -专利权人：半导体元件工业有限责任公司
申请日： 2022-01-25 - 公布日： 2022-08-30 - 主分类号： H01L29/06 文献下载
摘要：本申请涉及半导体器件及形成半导体器件的方法。在一个实施方案中，一种晶体管具有被形成为具有多个区的漂移区域，该多个区具有跨该区的不同垂直掺杂分布。这些区中的至少一个区具有垂直掺杂分布，该垂直掺杂分布在该区的顶表面附近具有第一峰值并且在底表面附近具有第二峰值。一个实施方案可以在该两个峰值之间的区域中具有较低的掺杂。
半导体器件形成方法

[发明专利]包括非易失性存储单元的电子器件及其形成方法-CN202210109524.9在审
发明人：陈伟泽;S·S·哈达德;B·B·格林伍德;M·格瑞斯伍尔德;K·A·贝斯 -专利权人：半导体元件工业有限责任公司
申请日： 2022-01-29 - 公布日： 2022-08-09 - 主分类号： H01L27/11524 文献下载
摘要：本发明题为“包括非易失性存储单元的电子器件及其形成方法”。本公开涉及一种包括NVM单元的电子器件。该NVM单元可包括漏极/源极区、源极/漏极区、浮栅电极、控制栅电极和选择栅电极。可能使用在同一管芯上形成功率晶体管、高压晶体管和低压晶体管的工艺流程来制造NVM单元。可能使用硬掩模来形成尺寸相对较小的NVM，以在栅叠层和选择栅电极之间限定栅叠层和间隔件。栅介电层可能用于低压区中的选择栅电极和晶体管，并且允许快速读取时间。
包括非易失性存储单元电子器件及其形成方法

[发明专利]具有晶体管的半导体器件和形成具有晶体管的半导体器件的方法-CN202111651141.6在审
发明人：陈渭泽;M·格瑞斯伍尔德;J·皮杰卡 -专利权人：半导体元件工业有限责任公司
申请日： 2021-12-30 - 公布日： 2022-07-01 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种具有晶体管的半导体器件和形成具有晶体管的半导体器件的方法。半导体器件的实施例可包括具有第一掺杂区和第二掺杂区的晶体管，第一掺杂区和第二掺杂区在晶体管的源极、主体和漏极的下方横向延伸。晶体管可具有包括附加偏置接触以将偏置电势施加到第一掺杂区和/或替代地施加到第二掺杂区的实施例。
具有晶体管半导体器件形成方法

[发明专利]用于高压应用的感测设备-CN202110072221.X在审
发明人： A·埃拉米库拉萨尼;M·格瑞斯伍尔德;R·泰勒 -专利权人：半导体元件工业有限责任公司
申请日： 2021-01-20 - 公布日： 2021-08-20 - 主分类号： H02M3/335 文献下载
摘要：本发明题为“用于高压应用的感测设备”。在一般方面，集成电路(IC)可包括低压区域，该低压区域包括被配置为控制电源转换器的低侧开关的低侧驱动电路。该IC还可包括具有第一导电性的浮动区域的高压区域，以及设置在该浮动区域中的高压感测设备。该高压感测设备可包括结型场效应晶体管(JFET)和分压器。该分压器可包括耦接到该JFET的漏极的第一端子、耦接到该JFET的栅极的第二端子、以及感测端子，该分压器被配置为在该感测端子上提供。该IC还可包括与该感测端子耦接的高侧驱动电路。高侧驱动电路可被配置为基于感测端子上的电压来控制电源转换器的高侧开关。
用于高压应用设备

[发明专利]电子器件及其形成方法-CN202010967394.3在审
发明人：陈伟泽;M·格瑞斯伍尔德 -专利权人：半导体元件工业有限责任公司
申请日： 2020-09-15 - 公布日： 2021-04-16 - 主分类号： H01L29/80 文献下载
摘要：本发明题为“电子器件及其形成方法”。本发明公开了一种电子器件。电子器件可以包括JFET，该JFET可以包括漏极接触区域、与该漏极接触区域间隔开的沟道区域以及与该沟道区域相邻的栅极区域。在一个实施方案中，该栅极区域包括相对较重掺杂部分和更靠近该漏极接触区域的相对较轻部分。在另一个实施方案中，栅极场电极可以延伸超过场隔离结构并覆盖在该JFET的沟道上面。在另一个实施方案中，具有相对较低掺杂物浓度的区域可以沿着导电路径的漏极侧，其中该区域位于两个其他更重掺杂区域之间。在另一实施方案中，可以使用交替的导电沟道区域和栅极区域来允许横向和竖直夹断该导电沟道区域。
电子器件及其形成方法

[发明专利]半导体器件和形成半导体器件的电阻器的方法-CN201911370349.3在审
发明人：阿米特·保罗;阿拉什·埃尔哈米·霍拉萨尼;M·格瑞斯伍尔德 -专利权人：半导体元件工业有限责任公司
申请日： 2019-12-26 - 公布日： 2020-08-25 - 主分类号： H01L27/06 文献下载
摘要：本发明涉及半导体器件和形成半导体器件的电阻器的方法。在一个实施方案中，半导体器件包括覆盖该半导体器件的掺杂区域的电阻器。该电阻器形成为细长元件，该细长元件形成螺旋图案。该电阻器的图案的一个实施方案包括从起点到终点的多个旋转。该电阻器材料具有相邻旋转之间的分隔距离或该电阻器材料的宽度中的一者，该分隔距离随着沿该电阻器材料的周边的距离而增加，该宽度随着沿该电阻器材料的周边的距离而增加。
半导体器件形成电阻器方法

[发明专利]双集成硅控整流器晶体管和相关方法-CN201911372197.0在审
发明人： A·埃拉米库拉萨尼;M·格瑞斯伍尔德 -专利权人：半导体元件工业有限责任公司
申请日： 2019-12-27 - 公布日： 2020-07-21 - 主分类号： H01L29/808 文献下载
摘要：本发明题为“双集成硅控整流器晶体管和相关方法”。本发明提供了一种实施方案，其包括具有复合SCR保护的ESD稳健晶体管。该晶体管可以包括：半导体衬底，该半导体衬底具有第一导电类型；漏极区，该漏极区与半导体衬底耦接，该漏极区具有漏极SCR部件，该漏极SCR部件具有第一导电类型的第一漏极区和第二导电类型的第二漏极区。该晶体管还可以包括：源极，该源极与半导体衬底耦接；沟道区，该沟道区具有第二导电类型；以及栅极，该栅极与沟道区耦接，该栅极具有SCR部件，该SCR部件具有第一导电类型的第一栅极区和第二导电类型的第二栅极区。漏极SCR部件和栅极SCR部件可以沿沟道区产生低电阻放电路径，该低电阻放电路径响应于ESD而激活，使得ESD通过晶体管放电而不损坏晶体管。
集成整流器晶体管相关方法

[发明专利]SOI衬底及相关方法-CN201910326869.8在审
发明人： M·J·塞登;M·格瑞斯伍尔德 -专利权人：半导体元件工业有限责任公司
申请日： 2019-04-23 - 公布日： 2019-11-01 - 主分类号： H01L27/12 文献下载
摘要：本发明题为“SOI衬底及相关方法”。绝缘体上硅(SOI)管芯的实施方式可包括具有第一侧和第二侧的硅层，以及直接耦接到所述硅层的所述第二侧的绝缘层。所述绝缘层可不耦接到任何其他硅层。
硅层绝缘层衬底绝缘体上硅管芯

[实用新型]用于具有自偏置掩埋层的半导体器件的隔离结构-CN201821166620.2有效
发明人： M·阿加姆;J·C·J·杰森斯;J·皮杰卡;T·姚;M·格瑞斯伍尔德;陈渭泽 -专利权人：半导体元件工业有限责任公司
申请日： 2018-07-23 - 公布日： 2019-03-22 - 主分类号： H01L27/105 文献下载
摘要：本实用新型公开了一种用于具有自偏置掩埋层的半导体器件的隔离结构，包括浮动掩埋掺杂区、设置在浮动掩埋掺杂区与第一主表面之间的第一掺杂区、以及设置在浮动掩埋掺杂区与第二主表面之间的半导体区。沟槽隔离结构从所述第一主表面延伸且终止于所述半导体区内，并且所述浮动掩埋掺杂区邻接所述沟槽隔离结构。第二掺杂区设置在所述第一掺杂区中，具有与所述第一掺杂区相反的导电类型。第一隔离器件设置在所述第一掺杂区中，并且被配置为将注入到所述半导体器件中的电流从其他区域转移，从而延迟内部SCR结构的触发。在一个实施方案中，第二隔离结构设置在所述第一掺杂区内，并且被配置为破坏沿着所述沟槽隔离结构的侧壁表面的泄漏路径。
掺杂区沟槽隔离结构半导体器件隔离结构掩埋浮动掩埋层主表面自偏置本实用新型主表面延伸半导体区侧壁表面导电类型隔离器件区域转移泄漏路径邻接触发配置半导体延迟掺杂

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