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[发明专利]半导体器件及其制造方法以及分割半导体器件的方法-CN201611104136.2有效
发明人：张耀文;黄建修;蔡正原;郑光茗 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-12-05 - 公布日： 2021-04-13 - 主分类号： H01L21/78 文献下载
摘要：本发明实施例公开了一种半导体器件及其制造方法以及分割半导体器件的方法。在一些实施例中，制造半导体器件的方法包括在衬底中形成沟槽，沟槽形成在衬底的第一侧内并且设置在部分衬底周围。在衬底的第一侧上方和沟槽上方形成第一绝缘材料，并且在第一绝缘材料上方形成第二绝缘材料。在第二绝缘材料和部分衬底上方的第一绝缘材料中形成孔。在孔中形成部件，并且载体连接至部件和第二绝缘材料。平坦化衬底的第二侧，衬底的第二侧衬底的第一侧相对。去除第二绝缘材料，并且去除载体。本发明实施例涉及半导体器件及其制造方法以及分割半导体器件的方法。
半导体器件及其制造方法以及分割

[发明专利]半导体装置及方法-CN201710057576.5有效
发明人：陈奕升;郑光茗;范富杰;高荣辉;陈奕寰;林国树 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-01-26 - 公布日： 2021-03-23 - 主分类号： H01L27/098 文献下载
摘要：本揭露实施例涉及一种半导体装置及方法。所述半导体装置包含晶体管。所述晶体管包含：有源区，在衬底中；图案化导电层，是互连层的一部分，所述互连层用于路由；和绝缘层，延伸在所述衬底上方且用以将所述有源区与所述图案化导电层绝缘。所述图案化导电层和所述绝缘层充当所述晶体管的栅极。
半导体装置方法

[发明专利]集成电路及其形成方法-CN201811107942.4有效
发明人：陈奕寰;陈奕升;范富杰;刘思贤;林大为;郑光茗;周建志 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-09-21 - 公布日： 2021-01-29 - 主分类号： H01L27/092 文献下载
摘要：在一些实施例中，提供一种集成电路以及一种集成电路的形成方法。此集成电路可包含设置于半导体基板中的内部环形隔离结构。再者，此内部环形隔离结构界定出装置区。设置内部环形井于半导体基板中，并围绕此内部环形隔离结构。配置复数个虚设栅极于内部环形井之上。再者，配置此些虚设栅极于层间介电层中。
集成电路及其形成方法

[发明专利]高压LDMOS晶体管及其制造方法-CN201611047190.8有效
发明人：霍克孝;郑光茗;周建志;陈益民;朱振梁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-11-23 - 公布日： 2020-11-13 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种半导体器件。半导体器件包括衬底、栅极、第一掺杂区和第二掺杂区。栅极在衬底上方。第一掺杂区和第二掺杂区在衬底中。第一掺杂区和第二掺杂区具有相同的导电类型且被栅极隔开。在基本垂直于限定在第一掺杂区和第二掺杂区之间的沟道长度L的方向上，第一掺杂区的长度将大于第二掺杂区的长度。本发明实施例涉及高压LDMOS晶体管及其制造方法。
高压 ldmos 晶体管及其制造方法

[发明专利]集成电路和用于制造集成电路的方法-CN201711230686.3有效
发明人：张耀文;徐晨祐;郑光茗;蔡正原 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-11-29 - 公布日： 2020-09-22 - 主分类号： H01L23/488 文献下载
摘要：本申请公开了集成电路和用于制造集成电路的方法。提供了具有阻挡层的凸块结构以及用于制造凸块结构的方法。在一些实施例中，凸块结构包括导电衬垫、导电凸块和阻挡层。导电衬垫包括衬垫材料。导电凸块叠加在导电衬垫上，并且包括下凸块层和覆盖下凸块层的上凸块层。阻挡层被配置为阻止衬垫材料沿着下凸块层的侧壁从导电衬垫移动到上凸块层。在一些实施例中，阻挡层是形成下凸块层的侧壁的衬里的间隔件。在其他实施例中，阻挡层位于下凸块层和导电衬垫之间，并且将下凸块层的侧壁与导电衬垫间隔开。
集成电路用于制造方法

[发明专利]作为高压装置的栅极电介质的凹陷浅沟槽隔离-CN201610815080.5有效
发明人：陈奕寰;范富杰;郑光茗;霍克孝;陈奕升;刘思贤;林国树;叶力瑄 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-09-09 - 公布日： 2020-01-07 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及作为高压装置的栅极电介质的凹陷浅沟槽隔离。具体的，本发明揭示一种方法，其包含：形成延伸到半导体衬底中的隔离区；蚀刻所述隔离区的顶部部分，以在所述隔离区中形成凹陷部；和形成延伸到所述凹陷部中且与所述隔离区的下部分重叠的栅极堆叠。在所述栅极堆叠的相对侧上形成源极区和漏极区。所述栅极堆叠、所述源极区和所述漏极区为金属氧化物半导体装置MOS的部分。
作为高压装置栅极电介质凹陷沟槽隔离

[发明专利]形成具有改进的隔离结构的集成电路的方法-CN201910360343.1在审
发明人：周建志;郑光茗 -专利权人：台湾积体电路制造股份有限公司
申请日： 2014-04-08 - 公布日： 2019-09-06 - 主分类号： H01L21/762 文献下载
摘要：本发明提供了一种形成具有改进的隔离结构的集成电路的方法，该方法包括形成部分埋置在衬底中的隔离结构。隔离结构的部分从衬底的上表面突出。部分地去除隔离结构，从而形成改进的隔离结构。改进的隔离结构的上表面低于衬底的上表面。形成部分位于衬底上且部分位于改进的隔离结构的上表面上的栅极介电结构。
隔离结构上表面衬底改进集成电路栅极介电结构埋置去除

[发明专利]集成电路及其制造方法-CN201711216693.8在审
发明人：陈奕寰;郑光茗;周建志 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-11-28 - 公布日： 2019-04-02 - 主分类号： H01L27/02 文献下载
摘要：一种具有外延源极与漏极的集成电路被提供，其可降低栅极烧毁并提高开关速度，因而适合于高电压的应用。此集成电路包括具有高电压N型阱高电压P型阱的半导体基板。此集成电路亦包括高电压装置位于该半导体基板之上。此高电压装置包括外延P型源极设置于高电压N型阱中，外延P型漏极设置于高电压P型阱中，以及栅极位于半导体基板的表面上的外延P型源极与外延P型漏极之间。
高电压半导体基板集成电路高电压装置漏极源极烧毁应用制造

[发明专利]集成电路-CN201711191893.2在审
发明人：陈奕寰;周建志;郑光茗 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-11-24 - 公布日： 2019-03-05 - 主分类号： H01L27/092 文献下载
摘要：本公开实施例涉及集成电路与其形成方法，且集成电路包含边界区定义于低电压区与高电压区之间。在一些实施例中，集成电路包含第一边界介电层，位于低电压区中的基板上。第二边界介电层，位于高电压区中的基板上，且第二边界介电层的厚度大于第一边界介电层的厚度。第一边界介电层与第二边界介电层在边界区接触。第一多晶硅构件，位于第一边界介电层与第二边界介电层上的边界区中；第二多晶硅构件，位于第一多晶硅构件上的边界区中。硬掩模构件，位于第一多晶硅构件上并与第二多晶硅构件横向相邻。
介电层多晶硅构件边界区集成电路低电压区高电压区基板横向相邻硬掩模

[发明专利]有机发光装置中具有合并间隔件的装置-CN201710741126.8在审
发明人：陈奕寰;范富杰;郑光茗;霍克孝;叶力瑄;赵堉斌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-08-25 - 公布日： 2018-05-25 - 主分类号： H01L27/32 文献下载
摘要：本揭露涉及一种有机发光装置中具有合并间隔件的装置。更具体而言，本揭露涉及一种包含逻辑装置的有机发光装置及一种相关联的制造方法，所述逻辑装置包括虚设图案及合并间隔件。在一些实施例中，所述有机发光装置放置于衬底上方。所述逻辑装置耦合到所述有机发光装置且包括放置于所述衬底内且通过沟道区域分离的一对源极/漏极区域。栅极结构上覆所述沟道区域且包括栅极电极及通过合并间隔件与所述栅极电极分离的虚设图案。通过将所述虚设图案及所述合并间隔件布置于所述栅极电极与所述源极/漏极区域之间，放大所述栅极电极与所述源极/漏极区域之间的距离，且因此减小栅极诱发的漏极泄漏GIDL效应。
有机发光装置间隔件栅极电极源极/漏极区域逻辑装置虚设图案合并沟道区域衬底栅极结构耦合到减小漏极泄漏放大诱发关联制造

[发明专利]为改善层间介电层经化学机械研磨的碟状效应的悬浮格状冠型多晶硅-CN201710741291.3在审
发明人：陈昭雄;范富杰;陈奕寰;郑光茗;霍克孝;刘思贤 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-08-25 - 公布日： 2018-04-10 - 主分类号： H01L21/3105 文献下载
摘要：本发明实施例涉及一种为改善层间介电层经化学机械研磨的碟状效应的悬浮格状冠型多晶硅，具体涉及一种集成电路IC及一种用于制造所述集成电路的方法。多晶硅层形成于衬底的第一区域上方且具有相对于彼此堆积以界定第一堆积密度的多个多晶硅结构。虚拟层形成于所述衬底的第二区域上方且具有相对于彼此堆积以界定第二堆积密度的多个虚拟结构，其中所述第一堆积密度及第二堆积密度基本上是类似的。层间介电层形成于所述衬底的所述第一区域及第二区域上方。在形成所述层间介电层之后，通常由所述第一堆积密度及第二堆积密度抑制与化学机械研磨并发的所述衬底的至少第二区域的碟状效应。
改善层间介电层经化学机械研磨效应悬浮格状多晶

[发明专利]间隔件结构及其制造方法-CN201611255915.2在审
发明人：范富杰;郑光茗;刘思贤 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-12-30 - 公布日： 2017-08-01 - 主分类号： H01L21/28 文献下载
摘要：本发明一些实施例揭露一种间隔件结构及其制造方法。第一及第二导电结构形成于衬底上方。形成第一图案化介电层，以覆盖所述第一导电结构以及暴露出所述第二导电结构。形成第二介电层，以覆盖所述第一图案化介电层以及所述第二导电结构的上表面及侧壁。去除放置于所述第一导电结构的上表面以及所述第二导电结构的所述上表面上方的所述第二介电层。放置于所述第一导电结构的所述侧壁上的所述第一图案化介电层以及所述第二介电层形成第一间隔件结构，以及放置于所述第二导电结构的所述侧壁上的所述第二介电层形成第二间隔件结构。所述第一间隔件结构的宽度大于所述第二间隔件结构的宽度。
间隔结构及其制造方法

[发明专利]集成电路结构的形成方法-CN201310390288.3有效
发明人：吴明园;郑光茗;叶炅翰;庄学理;梁孟松 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-04-17 - 公布日： 2017-07-11 - 主分类号： H01L21/762 文献下载
摘要：本发明提供一种集成电路结构的形成方法，该方法包括下列步骤提供一半导体基底；形成多个图案化元件于半导体基底上，其中图案化元件之间具有沟槽；以第一导电材料填入该沟槽，其中第一导电材料具有第一上表面，其高于图案化元件的上表面；进行第一平坦化以降低第一导电材料的第一上表面，直到露出图案化元件的上表面；沉积第二导电材料，其中第二导电材料具有第二上表面，其高于图案化元件的上表面；以及，进行第二平坦化以降低第二导电材料的第二上表面，直到露出图案化元件的上表面。本发明的方法可明显降低，甚至完全消除碟化效应与空洞。
集成电路结构形成方法

[发明专利]半导体布置及其形成-CN201410095738.0有效
发明人：亚历克斯·卡尔尼茨基;郑光茗;周建志;朱振梁;段孝勤 -专利权人：台湾积体电路制造股份有限公司
申请日： 2014-03-14 - 公布日： 2017-05-10 - 主分类号： H01L21/8238 文献下载
摘要：提供一种半导体布置和形成方法。半导体形成方法包括使用单一光刻胶以掩蔽将形成低压器件的区域以及高压器件的栅极结构，同时执行高压器件的高能量注入。半导体制造的另一种方法包括通过图案化的光刻胶执行高压器件的高能量注入，其中，在形成高压器件的栅极结构之前并且在形成低压器件的栅极结构之前，光刻胶被图案化。在执行高能量注入之后，执行随后处理以形成高压器件和低压器件。从而在CMOS处理中形成高压器件和低压器件而不需要附加掩模。
半导体布置及其形成

[发明专利]横向MOSFET-CN201310032027.4有效
发明人：刘惠如;周建志;郑光茗 -专利权人：台湾积体电路制造股份有限公司
申请日： 2013-01-28 - 公布日： 2017-04-12 - 主分类号： H01L29/78 文献下载
摘要：横向MOSFET包括形成在衬底中的多个隔离区，其中第一隔离区的顶面低于衬底的顶面。横向MOSFET还包括栅电极层，其具有形成在第一隔离区上方的第一栅电极层和形成在衬底顶面上方的第二栅电极层，第一栅电极层的顶面低于第二栅电极层的顶面。
横向 mosfet