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[实用新型]半导体测试器件-CN202320009230.9有效
发明人： 郑光茗;高荣辉;黄健峻;杨富雄 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-01-03 - 公布日： 2023-10-20 - 主分类号： H01L23/544 文献下载
摘要：本实用新型实施例提供一种半导体测试器件，其包括用于测试的多个器件使用一个或多个重分布层串联，并用于对多个管芯进行半导体器件测试。如此，半导体器件测试可以支持数以千计或更多的每晶片总管芯数(例如，10,000个管芯或更多大)。此外，重分布层可以在使用后移除。在一些实施方式中，与管芯对应的用于测试的器件可以依序执行半导体器件测试。因此，可以生成测试数据并且可以包括比特序列，其中比特序列中的第一比特表示测试的总体结果，并且比特序列中的一个或多个后续比特表示每个半导体管芯或半导体器件测试的每条线的相应结果。
半导体测试器件

[发明专利]双极性接面型晶体管、其形成方法以及相关的集成电路-CN201811101072.X有效
发明人：陈奕寰;周建志;郑光茗;林孟汉 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-09-20 - 公布日： 2023-08-11 - 主分类号： H01L29/73 文献下载
摘要：在一些实施例中，提供一种双极性接面型晶体管(BJT)。此双极性接面型晶体管可包括被配置在一半导体基板内的集极区。被配置在半导体基板内，并且被布置在集极区内的基极区。被配置在半导体基板内，并且被布置在基极区内的射极区。被配置在半导体基板的上表面上，并且将半导体基板的上表面与最下方的一金属内部互连层分隔开的金属前介电层。被布置在射极区上以及金属前介电层内的多个第一凹陷防止柱状物，其中每一个第一凹陷防止柱状物包括导电且电性浮接的冗余栅极。
极性接面型晶体管形成方法以及相关集成电路

[发明专利]半导体装置-CN201910717074.X有效
发明人：陈奕寰;周建志;林大为;段孝勤;亚历山大卡尔尼斯基;郑光茗;萧世崇;郭玉宏 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-08-05 - 公布日： 2023-05-16 - 主分类号： H01L29/423 文献下载
摘要：在一些实施例中，本公开涉及一种半导体装置，所述半导体装置包括布置于衬底内的源极区和漏极区。导电栅极设置于衬底的掺杂区上方。栅极介电层设置于源极区与漏极区之间且使导电栅极与掺杂区分离。栅极介电层的最底部表面位于衬底的最顶部表面下方。第一侧壁间隔物和第二侧壁间隔物分别沿导电栅极的第一侧和第二侧布置。第一侧壁间隔物的内部部分和第二侧壁间隔物的内部部分分别覆盖栅极介电层的第一顶部表面和第二顶部表面。漏极延伸区和源极延伸区分别使漏极区和源极区与栅极介电层分离。
半导体装置

[发明专利]集成芯片及形成集成芯片的方法-CN201910887659.6有效
发明人：亚历山大卡尔尼斯基;郑光茗 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-09-19 - 公布日： 2023-05-16 - 主分类号： H01L23/485 文献下载
摘要：在一些实施例中，提供一种集成芯片及一种形成集成芯片的方法。集成芯片包括设置在半导体衬底之上的金属化结构，其中金属化结构包括设置在层间介电结构中的内连结构。钝化层设置在金属化结构之上，其中内连结构的上表面至少部分地设置在钝化层的相对的内侧壁之间。侧壁间隔件沿着钝化层的相对的内侧壁设置，其中侧壁间隔件具有经圆化的侧壁。导电结构设置在钝化层、侧壁间隔件的经圆化的侧壁及内连结构的上表面上。
集成芯片形成方法

[发明专利]完全硅化栅控装置及其形成方法-CN201910070502.4有效
发明人：陈奕寰;周建志;林大为;段孝勤;亚历山大·卡尔尼斯基;郑光茗;吴佳泓 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-01-24 - 公布日： 2023-04-18 - 主分类号： H01L21/336 文献下载
摘要：本公开的各种实施例涉及一种完全硅化(fully silicided，FUSI)栅控装置及其形成方法，所述方法包括：在衬底上方的栅极结构上形成掩模层，栅极结构包括多晶硅层。在栅极结构的相对侧上的衬底内形成第一源极区及第一漏极区，栅极结构是在第一源极区及第一漏极区之前形成。执行第一移除工艺，以移除掩模层的一部分，并暴露出多晶硅层的上部表面。第一源极区及第一漏极区是在第一移除工艺之前形成。形成与多晶硅层的上部表面直接接触的导电层。导电层是在第一移除工艺之后形成。将导电层和多晶硅层转换成完全硅化层。完全硅化层较薄且厚度均匀。
完全硅化栅控装置及其形成方法

[发明专利]用于减小半导体器件中的栅致漏极泄露的方法和相关装置-CN201811544030.3有效
发明人： 郑光茗;周建志;段孝勤;陈奕寰;亚历山大·卡利尼斯基 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-12-17 - 公布日： 2022-11-29 - 主分类号： H01L29/78 文献下载
摘要：在一些实施例中，提供了半导体器件。半导体器件包括设置在半导体衬底中的一对源极/漏极区域，其中，源极/漏极区域横向间隔开。栅电极设置在源极/漏极区域之间的半导体衬底上方。侧壁间隔件设置在栅电极的相对侧上的半导体衬底上方。硅化物阻挡结构设置在侧壁间隔件上方，其中，源极/漏极区域的面向栅电极的相应侧与侧壁间隔件的外侧间隔开，并且与硅化物阻挡结构的外侧壁基本对准。本发明实施例涉及用于减小半导体器件中的栅致漏极泄露的方法和相关装置。
用于减小半导体器件中的栅致漏极泄露方法相关装置

[发明专利]集成电路及其形成方法-CN202010468368.6有效
发明人：陈奕寰;周建志;亚历山大·卡尔尼斯基;郑光茗 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-05-28 - 公布日： 2022-09-06 - 主分类号： H01L23/522 文献下载
摘要：一些实施例涉及包括半导体衬底的集成电路(IC)。浅沟槽隔离区向下延伸至半导体衬底的前侧内并填充有介电材料。第一电容器板和第二电容器板设置在浅沟槽隔离区中。第一电容器板和第二电容器板分别具有第一侧壁结构和第二侧壁结构，第一侧壁结构和第二侧壁结构彼此基本平行并且通过浅沟槽隔离区域的介电材料彼此分隔开。本发明的实施例还涉及集成电路的形成方法。
集成电路及其形成方法

[发明专利]集成电路及其制造方法-CN202210367963.X在审
发明人：陈奕寰;郑光茗;周建志 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-11-28 - 公布日： 2022-06-24 - 主分类号： H01L21/8238 文献下载
摘要：一种具有外延源极与漏极的集成电路被提供，其可降低栅极烧毁并提高开关速度，因而适合于高电压的应用。此集成电路包括具有高电压N型阱高电压P型阱的半导体基板。此集成电路亦包括高电压装置位于该半导体基板之上。此高电压装置包括外延P型源极设置于高电压N型阱中，外延P型漏极设置于高电压P型阱中，以及栅极位于半导体基板的表面上的外延P型源极与外延P型漏极之间。
集成电路及其制造方法

[发明专利]集成电路-CN201711204383.4有效
发明人： 郑光茗;亚历山大·卡尼斯基;段孝勤;周建志;陈奕升;陈奕寰;范富杰 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-11-27 - 公布日： 2022-01-18 - 主分类号： H01L27/088 文献下载
摘要：本公开涉及集成电路与其形成方法。在一些实施例中，第一氧化物组成位于中电压区中的基板上。第一高介电常数介电组成位于低电压区中的基板上，而第二高介电常数介电组成位于中电压区中的第一氧化物组成上。第一栅极与基板之间隔有第一高介电常数介电组成。第二栅极与基板之间隔有第一氧化物组成与第二高介电常数介电组成。
集成电路

[发明专利]半导体器件及其形成方法-CN202110254979.5在审
发明人：陈奕寰;郑光茗;周建志;亚历山大卡尔尼斯基;刘思贤;袁焕之 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-03-09 - 公布日： 2021-12-07 - 主分类号： H01L29/423 文献下载
摘要：一种半导体器件及其形成方法。半导体器件包含位于衬底内的阱区。源极区和漏极区布置于阱区的相对侧上的衬底内。栅极电极布置于阱区上方，栅极电极具有布置于衬底的最顶部表面下方且在源极区与漏极区之间延伸的底部表面。沟槽隔离结构包围源极区、漏极区以及栅极电极。栅极介电结构将栅极电极与阱区、源极区、漏极区以及沟槽隔离结构分离。栅极电极结构具有中心部分和拐角部分。中心部分具有第一厚度，且拐角部分具有大于第一厚度的第二厚度。
半导体器件及其形成方法

[发明专利]晶体管器件及其制造方法-CN202110034706.X在审
发明人：朱振樑;周建志;郑志昌;陈奕寰;郑光茗;雷明达;柳瑞兴;龚达渊 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-01-12 - 公布日： 2021-08-27 - 主分类号： H01L29/78 文献下载
摘要：提供具有凹进栅极结构的晶体管器件。在一些实施例中，晶体管器件包括半导体衬底，该半导体衬底包括被隔离结构包围的器件区域和设置在该器件区域中并且在第一方向上彼此横向间隔开的成对的源极/漏极区域。栅极结构位于器件区域和隔离结构上面并且布置在成对的源极/漏极区域之间。栅极结构包括设置在器件区域的在垂直于第一方向的第二方向上的相对侧上的成对的凹槽区域。沟道区域设置在栅极结构下方的器件区域中。该沟道区域具有在第二方向上从凹槽区域中的一个延伸到凹槽区域中的另一个的沟道宽度。本申请的实施例还涉及用于制造晶体管器件的方法。
晶体管器件及其制造方法

[发明专利]集成电路及形成集成电路的方法-CN202011635516.5在审
发明人：陈奕寰;周建志;亚历山大·卡尔尼斯基;郑光茗;刘铭棋;萧世崇;陈志彬 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-12-31 - 公布日： 2021-08-24 - 主分类号： H01L27/092 文献下载
摘要：本申请的实施例涉及一种集成电路(IC)，其包括限定在低压区域和高压区域之间的边界区域，并且涉及形成集成电路的方法。在一些实施例中，集成电路包括设置在衬底的边界区域中的隔离结构。第一多晶硅组件与隔离结构并排设置在衬底上方。边界介电层设置在隔离结构上。第二多晶硅组件设置在牺牲介电层上。
集成电路形成方法

[发明专利]间隔件结构及其制造方法-CN202110180162.8在审
发明人：范富杰;郑光茗;刘思贤 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-12-30 - 公布日： 2021-06-18 - 主分类号： H01L21/8244 文献下载
摘要：本发明实施例涉及间隔件结构及其制造方法。本发明一些实施例揭露一种间隔件结构以及一种其的成形加工方法。第一及第二导电结构形成于衬底上方。形成第一图案化介电层，以覆盖所述第一导电结构以及暴露出所述第二导电结构。形成第二介电层，以覆盖所述第一图案化介电层以及所述第二导电结构的上表面及侧壁。去除放置于所述第一导电结构的上表面以及所述第二导电结构的所述上表面上方的所述第二介电层。放置于所述第一导电结构的所述侧壁上的所述第一图案化介电层以及所述第二介电层形成第一间隔件结构，以及放置于所述第二导电结构的所述侧壁上的所述第二介电层形成第二间隔件结构。所述第一间隔件结构的宽度大于所述第二间隔件结构的宽度。
间隔结构及其制造方法

[发明专利]贯穿硅通孔设计、三维集成电路及其制造方法-CN201910184263.5有效
发明人： 郑光茗;杨敦年;范富杰;林杏芝;段孝勤;刘人诚;亚历山大·卡尔尼斯基;陈奕升 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-03-12 - 公布日： 2021-05-18 - 主分类号： H01L25/065 文献下载
摘要：本发明提供了一种三维(3D)集成电路(IC)。在一些实施例中，第一IC管芯包括位于第一半导体衬底上方的第一接合结构和第一互连结构。第二IC管芯设置在第一IC管芯上方并且包括位于第二半导体衬底上方的第二接合结构和第二互连结构。密封环结构位于第一IC管芯和第二IC管芯中并从第一半导体衬底延伸至第二半导体衬底。多个贯穿硅通孔(TSV)连接结构沿着密封环结构的内周边布置在3D IC的外围区中。多个TSV连接结构分别包括贯穿硅通孔(TSV)，其中，贯穿硅通孔(TSV)设置在第二半导体衬底中并且通过TSV引线层和引线间通孔的堆叠件电连接至3D IC。本发明的实施例还提供了贯穿硅通孔设计、三维集成电路的制造方法。
贯穿硅通孔设计三维集成电路及其制造方法

[发明专利]间隔件结构及其制造方法-CN201611094963.8有效
发明人：亚历山大·克尔尼斯基;郑光茗 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-11-28 - 公布日： 2021-04-13 - 主分类号： H01L21/28 文献下载
摘要：本发明实施例提供一种间隔件结构及其制造方法。所述方法包含下列操作。在衬底上方形成第一及第二导电结构。形成介电层，以覆盖所述第一及第二导电结构。在所述介电层上方形成硬掩模层。所述硬掩模层覆盖所述第一导电结构上方的所述介电层，且所述硬掩模层具有开口，其暴露所述第二导电结构上方的所述介电层。蚀刻所述硬掩模层所暴露的所述介电层，以减少所述介电层的厚度。移除所述硬掩模层。蚀刻所述介电层，以在所述第一导电结构的侧壁上形成第一主要间隔件以及在所述第二导电结构的侧壁上形成第二主要间隔件。所述第一主要间隔件的第一宽度大于所述第二主要间隔件的第二宽度。
间隔结构及其制造方法

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